Báo cáo bài tập lớn thiết kế vi mạch tương tự và hỗn hợp Đề tài thiết kế nguồn ldo (low drop out voltage regulator)

Với A-LDO, dựa vào kỹ thuật bù được sử dụng mà phân chia thành 2 loại cụ thể là: bù điểm cực chủ yếu dominant-pole compensate trong đó có một tụ bù trừ lớn Cout được đặt tại nút đầu ra,

TRƯỜNG ĐẠI HỌC BÁCH KHOA

KHOA ĐIỆN – ĐIỆN TỬ

BÁO CÁO BÀI TẬP LỚN THIẾT KẾ VI MẠCH

TP HỒ CHÍ MINH, THÁNG 12 NĂM 2023

LỜI CẢM ƠN

Lời đầu tiên trong báo cáo này, em xin gửi lời cảm ơn chân thành anh Khang và anh Trung

đã tận tâm hướng dẫn chúng em trong thí nghiệm môn thiết kế vi mạch tương tự và hỗn hợp Để có thể hoàn thành được báo cáo này thì sự giúp đỡ của các anh thực sự rất quan trọng Chúng em xin gửi lời cảm ơn chân thành đến các anh

Có lẽ kiến thức là vô hạn, nhưng sự tiếp nhận kiến thức của bản thân mỗi người luôn tồn tại những hạn chế nhất định Do đó, trong quá trình hoàn thành báo cáo này chắc chắn không tránh khỏi những thiếu sót Bản thân chúng em rất mong nhận được những góp ý của các anh để kiến thức được hoàn thiện hơn

TP HCM, ngày 9, tháng 12 năm 2023

MỞ ĐẦU

Khi việc sử dụng các thiết bị di động sử dụng pin như điện thoại di động, máy tính xách tay và các thiết bị cầm tay khác nhau tăng lên ngày càng nhanh chóng, việc quản lý năng lượng đã trở thành vấn đề quan trọng nhất trong việc tối đa hóa tuổi thọ pin và cung cấp năng lượng cho những thiết bị khác Trong vi mạch, một hệ thống SoC được tích hợp bởi rất nhiều khối mạch có chức năng khác nhau và trong số đó có những khối mạch rất nhạy cảm với sự thay đổi điện áp từ nguồn Do đó ta cần phải thiết kế những bộ điều chỉnh điện

áp có thể tạo ra điện áp đầu ra ổn định mặc cho sự thay đổi điện áp từ nguồn Bộ điều chỉnh điện áp chia ra thành 2 loại chính là bộ điều chỉnh tuyến tính và switching Trong đó LDO

là một bộ điều chỉnh tuyến tính giữ vai trò thiết yếu trong bộ quản lý nguồn Mặc dù hiệu suất năng lượng của bộ điều chỉnh tuyến tính thấp hơn so với bộ điều chỉnh switching nhưng nó giúp cung cấp điện áp đầu ra ổn định, chính xác, không bị tác động bởi nguồn và không phụ thuộc vào tải Trong bài tập lớn này, ta sẽ thiết kế LDO gồm bốn phần chính sau: error amplifier (opamp), pass transistor, hệ thống feedback và tải

MỤC LỤC

LỜI CẢM ƠN 2

MỞ ĐẦU 3

1 Cơ sở lý thuyết 5

2 Thiết kế: 10

2.1 Thiết kế Opamp: 10

2.1.1 Thông số kỹ thuật: 10

2.1.2 Tính toán: 11

2.1.3 Kết quả mô phỏng: 29

2.2 Thiết kế LDO: 30

2.2.1 Thông số kỹ thuật: 30

2.2.2 Tính toán: 30

3 Kết luận: 40

TÀI LIỆU THAM KHẢO 41

1 Cơ sở lý thuyết

➢ Giới thiệu về LDO, LDO SoC

Nguồn LDO hay Low Dropout là một loại nguồn DC tuyến tính hoạt động chuyển mức điện áp ngõ vào thành một mức điện áp ổn định thấp hơn LDO được sử dụng rộng rãi trong các thiết bị điện tử công suất thấp vì lợi ích chiếm ít diện tích trên chip (SoC) và PCB Bên cạnh đó, LDO mang một số ưu điểm như dòng tĩnh (quiscent current) thấp, thời gian phản hồi nhanh, băng thông rộng, Khác với nguồn xung (Switching Regulator), LDO thực hiện chuyển mức điện áp tuyến tính nên điện áp đầu ra ổn định mà không có nhiễu điện áp đầu ra Tuy nhiên, vì đặc điểm tuyến tính (dòng ngõ vào xấp xỉ dòng ngõ ra)

mà LDO chỉ hoạt động tối ưu ở các mạch yêu cầu công suất thấp [1]

➢ Cấu trúc LDO cơ bản

Nguồn LDO có các cấu trúc được phân loại theo phương thức điều khiển và kỹ thuật bù (compensate skills) Được minh họa trong hình 2.1, LDO có thể được chia ra thành 2 loại chính bao gồm: A-LDO (Analog LDO) và D-LDO (Digital LDO) A-LDO được thiết kế bằng mạch tương tự trong khi D-LDO được thiết kế dựa trên các phần tử mạch số Với A-LDO, dựa vào kỹ thuật bù được sử dụng mà phân chia thành 2 loại cụ thể là: bù điểm cực chủ yếu (dominant-pole compensate) trong đó có một tụ bù trừ lớn Cout được đặt tại nút đầu ra, và một cấu trúc không sử dụng tụ (C-free), trong đó có một cực chủ yếu được tạo

ra bằng tụ bù trừ Miller [1]

LDO sử dụng tụ Cout lớn thường được sử dụng trong các hệ thống off-chip hay LDO này được đặt trên PCB Điều này là do tụ Cout lớn cỡ uF có diện tích rất lớn trên chip Trong khi đó, C-free LDO thường được sử dụng trong các hệ thống on-chip

➢ Nguyên tắc hoạt động

LDO cơ bản bao gồm một mạch khuếch đại sai lệch (Error Amplifier) và transistor công suất để loại bỏ độ gợn và ổn định điện áp ngõ ra Hình 2.2 minh họa cấu trúc cơ bản của một LDO:

Điện áp rơi trên transistor được định nghĩa bằng độ sai lệch điện áp ngõ vào và điện áp ngõ

ra Điện áp rơi thấp có thể đảm bảo hiệu suất truyền công suất (PCE) Tuy nhiên việc giảm điện áp rơi của LDO có thể làm giảm độ lợi điện áp của vòng kín, từ đó làm giảm hiệu suất

ổn định của điện áp ngõ ra Đây là sự đánh đổi của hiệu suất năng lượng và độ ổn định của LDO Một transistor lớn thường được sử dụng để giảm điện áp rơi của LDO Tuy nhiên, transistor lớn làm tăng diện tích on-chip của LDO do đó chi phí chế tạo cũng tăng Hơn nữa, thời gian đáp ứng của transistor lớn cũng sẽ chậm hơn bởi thiết kế giới hạn slew rate của EA để điều khiển cực G của transistor [1]

Opamp là một mạch điện được sử dụng để khuếch đại tín hiệu sai lệch Tín hiệu sai lệch này có được dựa trên sự khác nhau giữa tín hiệu tham chiếu ngõ vào và tín hiệu input, hoặc cũng có thể được coi là sự khác biệt giữa 2 tín hiệu ngõ vào Opamp thường được sử dụng trong các mạch điều chỉnh điện áp sử dụng feedback một chiều Error amplifier sẽ lấy mẫu tín hiệu ngõ ra và feedback về để so sánh với tín hiệu tham chiếu ổn định, bất kỳ sự khác biệt nào giữa hai ngõ vào đều sẽ tạo ra điện áp sai lệch được dùng để điều chỉnh điện áp ở ngõ ra Trong LDO, Opamp được sử dụng như một Error Amplifier

Với việc sử dụng điều khiển phản hồi âm, LDO có thể điều chỉnh điện áp đầu ra ổn định khi có sự biến đổi của dòng tải và điện áp đầu vào, nếu độ lợi của vòng kín đủ lớn Bất kỳ

sự nhiễu từ khối trước đó, chẳng hạn như nguồn xung, có thể được giảm hiệu quả bằng độ lợi vòng kín hiệu quả Tuy nhiên, độ lợi vòng kín tăng cao có thể gây suy giảm tính ổn định

vì sự suy giảm tần số cắt Do đó, một sự đánh đổi khác xảy ra giữa hiệu suất điều chỉnh và tính ổn định của hệ thống

Như được minh họa trong Hình 2.3, hoạt động của LDO có thể được giải thích bằng một

hệ thống bể chứa nước và bồn nước, được điều khiển bởi một phao với một hệ thống phản hồi âm Điện áp đầu vào VIN được giả lập bởi bể chứa nước Transistor công suất hoạt động như một vòi nước, và lượng điện tích được lưu trữ trong tụ đầu ra có thể được coi như nước được lưu trữ trong một cái bồn Kích thước của ống vòi nước đại diện cho khả năng điều khiển Độ cao của nước trong chảo biểu thị mức độ của điện áp đầu ra Dòng tải

có thể được xem như nước chảy ra từ đáy bồn Để điều khiển mức nước ở một độ cao không đổi, tương tự như mức điện áp được điều chỉnh là VOUT trong LDO, một hệ thống phản hồi âm nên được hình thành bằng cách sử dụng phao để phát hiện mức nước Mức nước đã được phát hiện được scale xuống và so sánh với điện áp tham chiếu từ trước định sẵn VREF để thu được tín hiệu điều khiển lỗi VEA Tức là, VEA có thể được sử dụng để xác định mức độ xả của vòi nước Nước chảy ra từ vòi nước có thể tương ứng với giá trị của VEA Dưới điều kiện cân bằng động, nước chảy vào và ra khỏi chảo duy trì trong cân bằng động, được duy trì bởi hệ thống phản hồi âm Trong hệ thống bể chứa nước và bồn nước, chỉ có mức nước tương tự như mức đầu ra trong bộ điều tiết LDO được giám sát Do

đó, hệ thống được gọi là hệ thống điều khiển theo chế độ điện áp (voltage-mode control system) [1]

Đầu tiên, xem xét các loại transistor thường được sử dụng trong LDO được mô tả trong hình 2.4

Bảng so sánh các loại transistor:

Từ bảng so sánh, có thể phân chia các transistor ở đây thành 2 loại cơ bản bao gồm: BJT

và MOSFET Việc sử dụng BJT trong LDO có một số nhược điểm như: điện áp rơi trên BJT lớn và dòng rò khi sử dụng BJT cao hơn (cần cấp dòng Ib để BJT họat động) Tuy nhiên, dòng tải khi sử dụng BJT lớn hơn so với MOSFET Để MOSFET có thể cấp hoạt động với dòng tải lớn cần tỷ số W/L của MOSFET đủ lớn

Khi lựa chọn MOSFET cũng cân nhắc giữa 2 loại NMOS và PMOS Đối với PMOS, yêu cầu kích thước lớn hơn NMOS với cùng một dòng tải (vì độ linh động của lỗ trống thấp hơn electron) Tuy nhiên, điện áp rơi khi sử dụng PMOS thấp hơn, nhỏ nhất cỡ 0.2V Bên

cạnh đó, PMOS được sử dụng trong LDO đóng vai trò như mạch CS (Common Source),

tụ ký sinh giữa cực G và D chịu ảnh hưởng của hiệu ứng Miller và làm việc bù trở nên khó khăn hơn Ngược lại, NMOS đóng vai trò như mạch SF (Source Follower) trong mạch, do

đó không làm ảnh hưởng để việc sử dụng tụ bù Miller Tuy nhiên, sử dụng NMOS có điện

áp rơi lớn hơn so với PMOS

Khi xem xét các cấu trúc Opamp, một số cấu trúc Opamp thông dụng được so sánh trong bảng sau:

boosted Cao Trung bình Trung bình Cao Trung bình

Slew Rate 20 V/𝜇sec

Phase Margin >60 Degrees

Unity Gain Bandwidth >50 MHz

Current Consumption < 40 𝜇A

PSRR >70 dB

Dựa vào bảng so sánh và spec của bài báo tham khảo, cấu trúc Opamp 2 tầng được sử dụng cho thiết kế

Việc sử dụng cấu trúc Opamp 2 tầng để tăng độ lợi của mạch và tối ưu output swing ngõ

ra Ở tầng vi sai thứ nhất được sử dụng để đạt high gain cho toàn mạch, tầng thứ 2 được dùng để tối ưu output swing ngõ ra Có thể mắc cascade nhiều tầng để tăng độ lợi của mạch, nhưng khi đó mỗi tầng sẽ tạo ra ít nhất một pole dẫn đến khó khăn trong việc đảm bảo độ ổn định của mạch trong hệ thống feedback Do đó opamp có nhiều hơn hai tầng thường không được sử dụng

- Giới hạn điện áp ngõ vào, ICMR

- Điện dung tải, 𝐶𝐿

- Slew rate, SR

- Điện áp dao động ngõ ra

- Công suất tiêu thụ, 𝑃𝑑𝑖𝑠𝑠

1 Bắt đầu quy trình thiết kế bằng việc lựa chọn độ dài L của linh kiện Giá trị này sẽ định nghĩa giá trị của 𝜆 (cần thiết để tính độ lợi của OpAmp)

2 Tiếp theo là xác định giá trị nhỏ nhất của tụ hiệu chỉnh 𝐶𝐶 Được đề cập đến trong mục 2.4 rằng điện cực ngõ ra 𝑝2 lớn hơn 6.11 lần GB với phase margin = 75 degree (giả sử rằng

𝑧1 = 10𝐺𝐵) Theo biểu thức kết quả giá trị nhỏ nhất của 𝐶𝑐 là:

𝐴𝑣 = 2𝑔𝑚2𝑔𝑚6

𝐼5(𝜆2+ 𝜆3)(𝜆6+ 𝜆7) (2.5-22)

𝑃𝑑𝑖𝑠𝑠 = (𝐼5+ 𝐼6)(𝑉𝐷𝐷 + |𝑉𝑆𝑆|) (2.5-23)

11 Nếu yêu cầu về độ lợi không đạt yêu cầu thì dòng 𝐼5 và 𝐼6 cần giảm xuống hoặc tăng

tỷ số W/L của 𝑀2 và 𝑀6 Sau khi tính toán phải kiểm tra lại để đảm bảo rằng chúng thỏa yêu cầu Nếu công suất tiêu thụ quá cao, cần giảm giá trị 𝐼5 và 𝐼6 Để giảm dòng càng tăng

Sử dụng testbench trên chạy DC cho Vcm từ (0.5 V - 0.7 V), sử dụng result browser để xác đinh Vth của nch-lvt và pch-lvt

(𝑊 𝐿⁄ )8 =

𝐼5

𝐼𝑅𝐸𝐹 ⟹ 𝑊8 = 1𝑢 Thiết lập schematic cho tầng vi sai đầu tiên dựa trên các thông số vừa tính được

Nhận xét: 𝑊7 vượt quá 𝑊𝑚𝑎𝑥 cho phép vì thế nên ta không thể thiết kế tầng thứ 2 bằng cách này

→ Tìm width của tầng thứ 2 bằng thiết lặp testbench và chạy mô phỏng

Sử dụng testbench sau để tìm width của pmos Chạy mô phỏng DC với width thay đổi từ 1u đến 100u, tìm vị trí tại đó có 𝑉𝐷 = 0.6𝑉

⟹ 𝑊6 = 2.8𝑢

Sử dụng testbench sau để tìm width của nmos Chạy mô phỏng DC với width thay đổi từ 1u đến 100u, tìm vị trí tại đó 𝑉𝐷𝑆 = 0.6𝑉

⟹ 𝑊7 = 10𝑢 (Gấp 10 lần 𝑊8=> đúng với lý thuyết dòng gương)

Từ kết quả ở trên, ta có lập được một schematic hoàn chỉnh Vẽ symbol cho Opamp trên, sau đó sử dụng testbench bêndưới để đo DC-AC của mạch

➢ Kết quả đo đạt:

Nhận xét: Phase Margin của mạch rất tệ, ta sẽ dùng trở và tụ mắc song song với tầng thứ 2

để ứng dụng Miller effect từ đó tăng Phase Margin của Opamp

- Chọn cặp trở 𝑅 = 31𝑘, 𝐶𝑐 = 3𝑝𝐹, ta được kết quả sau:

Nhận xét: Phase Margin tăng nhưng uGBW giảm Để tăng uGBW ta có thể giảm tụ Cc hoặc tăng dòng 𝐼5, nhưng khi tăng 𝐼5 làm như vậy sẽ làm tăng dòng tiêu thụ trên Opamp

và ta không mong muốn điều này xảy ra

Thiết lập testbench như sau để đo CMRR, PSRR, Stability, Slew Rate:

Testbech đo CMRR:

Testbench đo PSRR:

Testbench đo Stability:

Testbench đo Slew Rate:

Kết quả đo được:

Nhận xét: để Phase Margin của Opamp lớn hơn 60 degrees, ta cần thêm một tụ 𝐶𝑐 đủ lớn nhưng vì thế mà Slew Rate của Opamp lại rất thấp Slew Rate là một thông số quan trọng của LDO nên ta cần phải thiết kế lại Opamp để đạt được một giá trị Slew Rate lớn hơn

Ta chỉnh sửa Opamp với 2 mục tiêu chính:

- Giảm Slew Rate của Opamp

- Giảm dòng tiêu thụ trên Opamp

Để tăng Slew Rate nhưng vẫn có thể giảm dòng tiêu thụ thì ta có 2 cách:

➢ Giảm tụ ký sinh ở tầng vi sai

trên Sau khi khảo sát, ta chọn 𝐿1,2 = 200𝑛 và giữ nguyên length của các mosfet còn lại

Ta sử dụng giá trị length của current mirror lớn (𝐿5,7,8 = 2𝑢) để làm giảm ảnh hưởng của Channel-length modulation

Giảm dòng tiêu thụ của Opamp xuống còn 30uA, để đạt được Slew Rate cao ta chọn dòng

𝐼5 = 21𝑢𝐴, 𝐼7 = 8𝑢A, 𝐼𝑅𝐸𝐹 = 1𝑢𝐴

Điều chỉnh giá trị các giá trị width còn lại để tất cả các mosfet hoạt động ở chế độ saturation, tầng vi sai thứ nhất đạt high gain và tầng common-source thứ hai đạt max swing output (𝑉𝑜𝑢𝑡 = 600𝑚𝑉) Thay đổi giá trị trở 𝑅𝑧 để Phase Margin của mạch lớn hơn 60 degrees Sau khi chỉnh sửa ta được bộ thông số sau:

(𝑊 𝐿⁄ )1 = (𝑊 𝐿⁄ )2 2𝑢 200𝑛⁄

(𝑊 𝐿⁄ )3 = (𝑊 𝐿⁄ )4 12𝑢 2𝑢⁄

(𝑊 𝐿⁄ )5 90𝑢 2𝑢⁄(𝑊 𝐿⁄ )6 8𝑢 2𝑢⁄(𝑊 𝐿⁄ )7 28𝑢 2𝑢⁄(𝑊 𝐿⁄ )8 4𝑢 2𝑢⁄

Phase Margin 60.1 degrees 60.7 degrees

Slew Rate 13.5 V/𝜇sec 2.86 V/𝜇sec

CMRR 0 68.72 dB 74.8 dB

PSRR 64.97dB @ 1kHz

2719dB @ 1MHz 7.15dB @ 10MHz

69.26dB @ 1kHz 28.38dB @ 1MHz 8.26dB @ 10MHz Loop Gain 59.33 dB 63.53 dB

Loop Phase 71.8 degrees 72.7 degrees

Current Consumption 30 uA 50 uA

Nhận xét: Sau khi chỉnh sửa ta đã tăng được giá trị Slew Rate (13.5 V/𝜇sec) và giảm dòng tiêu thụ (30 uA) Gain, uGBW, Phase Margin, PSRR, Loop gain, Loop phase thay đổi không quá nhiêu so với kết quả trước đó

+ Output current: 10u -> 1mA

Điện áp rơi trên transistor 𝑉𝑑𝑟𝑜𝑝𝑜𝑢𝑡 = 𝑉𝑜𝑢𝑡 − 𝑉𝑖𝑛 = 0.45𝑉 Do đó, pass transistor được

sử dụng là PMOS Như đã phân tích ở trên, Error Amplifier được sử dụng là cấu trúc Opamp 2 tầng Mạch hồi tiếp sử dụng 2 điện trở chia áp Cấu trúc LDO được sử dụng thể hiện trong hình sau:

Giá trị tụ Cout ở đây đặc trưng cho ký sinh của mạch tải và không được sử dụng với mục đích ổn định mạch Giá trị Cout ở đây được chọn là 100pF (cùng giá trị với mạch so sánh

ở phần kết luận)

➢ Tính toán cho pass transistor:

Để hệ thống LDO hoạt động ổn định, MOSFET cần được phân cực vào miền bão hòa và đảm bảo MOSFET luôn ở hoạt động trong miền bão hòa khi dòng tải trong khoảng từ 10uA đến 1mA

Mô phỏng DC ở trên ta có khoảng swing ngõ ra của Opamp:

Có thể thấy điện áp swing ngõ ra của EA trong khoảng 105mV -> 970mV

Do đó, điện áp V_SG của PMOS dao động trong khoảng: 230𝑚𝑉 < 𝑉𝑆𝐺 < 1.1𝑉

Bên cạnh đó, 𝑉𝑆𝐺 ≥ 𝑉𝑇𝐻 & 𝑉𝑆𝐺 − 𝑉𝑇𝐻 ≤ 𝑉𝑆𝐷

Hay 𝑉𝑇𝐻 ≤ 𝑉𝐺𝑆 ≤ 𝑉𝑇𝐻 + 𝑉𝑆𝐷

Để LDO hoặc động ổn định: 𝑉𝑇𝐻 > 230𝑚𝑉 & 𝑉𝑇𝐻 + 𝑉𝑆𝐷 < 1.1𝑉

Hay 230𝑚𝑉 < 𝑉 < 650𝑚𝑉

Khảo sát điện áp ngưỡng của PMOS (pch):

Chọn L_PMOS = 1um, tại đó 𝑉𝑇𝐻 = 421𝑚𝑉

Chọn Width của PMOS đảm bảo MOSFET hoạt động ở chế độ bão hòa trong khoảng 𝐼𝐷

từ 10uA -> 1mA

Khảo sát sự thay đổi miền phân cực của PMOS theo W tại dòng 𝐼𝐷 = 1𝑚𝐴 ta có đồ thị:

Chọn giá trị W = 100um

➢ Tính toán giá trị trở chia áp:

Để điện áp ngõ ra ổn địng ở 0.75V với điện áp tham chiếu là 0.6V, giá trị điện trở 𝑅1 và

𝑅2 thỏa biểu thức:

𝑅2

𝑅1+ 𝑅2 =

0.60.75

𝐻𝑎𝑦 𝑅1

𝑅2 =

14Giá trị điện trở 𝑅1 và 𝑅2 được lựa chọn dựa trên 2 khía cạnh về dòng tiêu thụ và kích thước điện trở khi layout Giá trị điện trở càng lớn sẽ tiêu tốn càng ít dòng, tuy nhiên điều này sẽ làm điện trở chiếm diện tích lớn trên layout Sau khi khảo sảt, giá trị điện trở 𝑅1 và 𝑅2 được chọn lần lượt là 20kOhm và 80kOhm

3.2.3 Kết quả mô phỏng

Sơ đồ nguyên lý toàn mạch sau khi tính toán:

➢ Mô phỏng DC: