Trước tiên ta phải tạo một khuôn gọi là khuôn ánh sáng. Sau đó trên bề mặt tấm bán dẫn Si đế ta tạo một lớp oxit silic SiO2 bằng phương pháp gia công nhiệt ở nhiệt độ 10000C đến 12000C trong hơi nước. Tiếp theo là phủ lớp cảm quang và sau đó đặt khuôn ánh sáng lên trên lớp cảm quang, rồi chiếu ánh sáng vào khuôn ánh sáng. Ánh sáng sẽ tác động lên lớp cảm quang theo đúng cấu hình của khuôn ánh sáng. Sau đó bỏ khuôn ánh sáng ra và tiến hành hiện hình và định hình. Tiếp theo là quá trình ăn mòn bằng các dung dịch hóa học những chỗ có ánh sáng chiếu vào. Sau đó ta loại bỏ lớp cảm quang và kết quả được tấm bán dẫn trên có phủ một lớp bảo vệ bằng SiO2 theo cấu hình yêu cầu.
Mỗi lớp phủ bảo vệ bằng SiO2 theo cấu hình yêu cầu được gọi là một mask (mặt nạ), mỗi lần tạo ra một mask phải được lặp lại đầy đủ các bước đã nêu ở trên, nên khi chế tạo vi mạch điện tử mà số mask càng giảm thì sẽ càng kinh tế.
7.2.2. Quá trình plana.
Đây là loại công nghệ cho phép gia công các phần tử của mạch điện tử trên bề mặt của một phiến đơn tinh thể bán dẫn silic. Công nghệ plana là công nghệ kết hợp hai quá trình quang khắc và khuếch tán. Sau khi tạo ra mask ta sẽ tiến hành khuếch tán tạp chất vào đế bán dẫn theo cấu hình của mask. Khi chế tạo tranzito lưỡng cực thì số mặt nạ (mask) sẽ nhiều nhất.
Các điôt, điện trở, tụ điện cũng được chế tạo đồng thời cùng với quá trình chế tạo tranzito.
Trình tự của quá trình plana như sau (xem hình 7-1):
1. Gia công tấm bán dẫn silic tinh khiết:
Từ một chất silic tự nhiên qua công nghệ làm sạch để tạo ra một chất silic tinh khiết có độ sạch ít nhất đạt 99,99999%. Tấm silic được cưa cắt đúng kích thước và gia công bề mặt. Tấm bán dẫn này được dùng làm đế và thường có bề dày khoảng 100μm.
2. Oxy hóa tấm bán dẫn đế: hình 7-1a
Qua quá trình oxy hóa tạo ra trên hai mặt của tấm silic hai lớp SiO2. Bề dày lớp SiO2 có thể khống chế một cách chính xác nhờ thời gian oxy hóa, nồng độ oxy thổi vào lò và tốc độ di chuyển của tấm bán dẫn trong lò.
3. Cho ăn mòn lớp SiO2 ở phía dưới để tiến hành khuếch tán tạp chất vào (ví dụ loại P), vì đế là bán dẫn tinh khiết.
4. Phủ lớp cảm quang: hình 7-1b,c
Chất cảm quang là một hợp chất hóa học có đặc điểm là nó sẽ trở nên bền vững hoặc không bền vững trong một dung môi đã được xác định trước khi nó được chiếu sáng.
5. Quang khắc và ăn mòn chọn lọc lớp SiO2 theo cấu hình của khuôn ánh sáng, ta sẽ thu được mặt nạ đầu tiên. Xem hình 7-1c. Tiếp tục cho ăn mòn bằng cách ngâm vào dung dịch axit flohydric HF, sau đó bỏ lớp cảm quang đi ta sẽ tạo ra được một lỗ thủng qua lớp SiO2 đến tinh thể silic. Kích thước của lỗ thủng tuỳ thuộc vào mặt nạ.
6. Khuếch tán tạp chất loại N (nguyên tố nhóm 5 - tạp chất cho) vào đế để tạo vùng colectơ khi chế tạo tranzito loại N-P-N. Xem hình 7-1d
7. Sau đó oxy hóa lần thứ hai để tạo lớp SiO2.
8. Phủ lớp cảm quang, che mặt nạ, chiếu sáng và cho ăn mòn ta thu được mặt nạ thứ hai.
9. Khuếch tán bán dẫn loại P (nguyên tố nhóm 3- tạp chất nhận) để tạo vùng bazơ 10. Oxy hóa tạo lớp SiO2.
11. Quang khắc và ăn mòn chọn lọc ta thu được mặt nạ thứ ba và tiến hành khuếch tán tạo vùng N+ của Emitơ.
12. Oxy hóa + quang khắc và ăn mòn ta có mặt nạ thứ tư để gắn các điện cực E,B,C. Xem hình 7-1e
7.2.3. Quy trình công nghệ epitaxi- plana.
ánh sáng
SiO2 Mặt nạ Cảm quang Cảm quang SiO2
Si Si(P) SiO2 Si(P) a/ b/ c/
Khuếch tán C B E N+
SiO2 SiO2
N P Si(P) N Si(P) d/ e/
Hình 7 - 1 : Trình tự của công nghệ Plana
Công nghệ epitaxi- plana tương tự như công nghệ plana. Epitaxi là quá trình nuôi một lớp đơn tinh thể mỏng bên trên một đế tinh thể khác. Lớp đơn tinh thể mỏng này được gọi là lớp epitaxi.
Quá trình công nghệ epitaxi- plana được mô tả qua ví dụ một mạch tích hợp như ở hình 7-2a,b.
a. Nuôi lớp epitaxi:
Một lớp epitaxi loại N dày khoảng 25 micron (1 micron = 104 Angstrom) được nuôi bên trên một lớp nền bán dẫn loại P. Lớp bán dẫn nền này có điện trở suất khoảng 10Ω.cm, tương đương NA = 1,4.1015 nguyên tử/cm3. Lớp epitaxi loại N có thể chọn điện trở suất từ 0,1 đến 0,5 Ω.cm. Trên lớp epitaxi phủ một lớp cách điện SiO2 mỏng khoảng 0,5micron. Lớp SiO2
được tạo nên nhờ quá trình oxy hóa trong lò nung nóng khoảng 10000C. (Xem hình 7- 3a).
b. Khuếch tán cách ly:
2 3 4
Điện trở Điôt Tranzito
2 1 3 5 4 Nhôm Al SiO2 Tiếp xúc n+ P P P và cực góp 1 N N N n+ Cực E Đế loại P Cực gốc B 5 Cực góp C a/ b/
Hình 7 - 2 : a- Một mạch điện gồm một điện trở, hai điôt và một tranzito.
b- Mặt cắt của vi mạch thể hiện sơ đồ mạch (a).
Trong hình 7 - 3b chỉ ra kết quả của quá trình khuếch tán cách ly. Bằng phương pháp quang khắc và ăn mòn lớp SiO2 ở 4 vị trí, để tạo ra ba vùng cách điện nhau. Các phần SiO2 còn lại là một mặt nạ để tiến hành khuếch tán tạp chất nhận vào. Các vùng N trong hình 7- 3b được gọi là các đảo cách ly vì chúng được phân chia bằng hai tiếp xúc P-N kiểu lưng- đối- lưng. Cần chú ý là nồng độ tạp chất nhận NA khoảng 5.1020/cm3 trong vùng giữa các đảo cách ly và ta sẽ tạo được vùng P+ có nồng độ hạt dẫn cao hơn nhiều so với nền P để ngăn chặn vùng nghèo hạt dẫn của tiếp xúc phân cực ngược giữa nền và vùng cách ly.
c. Khuếch tán phần gốc B và phần phát E:
Tiếp theo là các quá trình của công nghệ plana để tạo ra phần bán dẫn P của điện trở, anôt của điôt và cực gốc của tranzito. Cần chú ý là phần bán dẫn P này có điện trở suất lớn hơn nhiều điện trở suất của các vùng cách ly. Để tạo ra phần bán dẫn N+ của phần phát của tranzito, catôt của điôt thì ta cho khuếch tán tạp chất loại N với nồng độ tạp chất cao.
d. Quá trình kim loại hóa nhôm:
Các phần tử của sơ đồ mạch điện ở hình 7-2 đã được tích hợp, chúng hoàn toàn cách ly nhau. Bây giờ ta phải nối ghép chúng theo sơ đồ mạch điện yêu cầu. Lớp đấu nối giữa các linh kiện được thực hiện bằng việc lắng đọng trong chân không một màng mỏng kim loại nhôm lên trên cùng, sau đó sử dụng kỹ thuật quang khắc để loại bỏ các phần nhôm không cần nối giữa điện trở, điôt và tranzito. Cuối cùng là bước gắn các chân cực cho các phần tử của IC.
7.2.4. Phương pháp chế tạo vi mạch tích hợp tranzito trường.
a/ c/ Điện trở Anôt của điôt Phần gốc B SiO2
Lớp epitaxi loại N P P P N N N Tấm bán dẫn nền loại P P
b/ Các đảo cách ly d/ Catôt của điôt (N+) Cực phát E (N+) Loại N Loại N Loại N P P P N N N P P+ P
P+ Điện trở Điôt Tranzito
2 1 3 B 5 E 4 C Nhôm (Al)
P P P SiO2 N N N P+ N+ e/ Bán dẫn nền loại P
Hình 7 - 3 : Quá trình công nghệ epitaxi - plana chế tạo vi mạch theo sơ đồ hình 7-2.
Tranzito trường tích hợp loại MOS chỉ chiếm khoảng 5% diện tích bề mặt yêu cầu bởi một tranzito hai lớp epitaxi trong các mạch tích hợp thông thường. Chỉ cần một bước khuếch tán trong quy trình chế tạo tranzito trường loại MOS kênh cảm ứng. Trong bước này hai vùng bán dẫn loại N nồng độ cao được khuếch tán vào bán dẫn đế loại P có nồng độ tạp chất thấp để tạo cực nguồn và cực máng. Một lớp cách điện SiO2 được nuôi cấy, và các lỗ hở được khắc axit để gắn điện cực nguồn và cực máng. Kim loại cho các tiếp xúc này được bốc hơi đồng thời cùng với cực cửa để hoàn thành linh kiện là tốt nhất. Xem hình 7-4a,b.
Ngoài ra, trong các vi mạch, tranzito MOS là một điện trở có trị số xác định bằng điện áp đặt ngang qua kênh dẫn (R = 1/S có thể tới hàng trăm KΩ).
Công nghệ chế tạo FET cũng sử dụng hai công nghệ plana và epitaxi- plana.
7.2.5. Phương pháp cách điện trong vi mạch.
Trong các vi mạch tích hợp người ta thường dùng 2 phương pháp cách điện là cách điện bằng tiếp xúc P-N và cách điện bằng điện môi.
a. Cách điện bằng tiếp xúc P-N.
Tiếp xúc P-N khi được phân cực ngược thì điện trở của nó rất lớn. Do vậy, trong vi mạch điện tử người ta sử dụng tiếp xúc góp - đế phân cực ngược để cách điện
Nguồn Máng S G D Kim loại S D
SiO2 N+ N+ N+ N+
Đế bán dẫn P Đế bán dẫn loại P a/ b/
Hình 7 - 4 : FET - MOS kênh cảm ứng loại N.
a- Cực nguồn và cực máng được khuếch tán vào bán dẫn đế.
b- Linh kiện đã hoàn thiện.
Hình 7 - 5: Tranzito MOS như một điện trở VD
D G
S R= 1/ S
b. Cách điện bằng chất điện môi.
Trong phương pháp này các phần tử sẽ cách điện với nhau bằng lớp điện môi, lớp điện môi này bao quanh phần góp ngăn cách phần góp với đế. Xem hình 7-6a.
Một phương pháp cách điện dễ dàng hơn là dùng đế là bán dẫn đa tinh thể vì quá trình nuôi lớp đa tinh thể không đòi hỏi chặt chẽ như khi nuôi lớp đơn tinh thể. Xem hình 7-6b.