Tổng quan về lĩnh vực nghiên cứu
Công suất tiêu thụ là yếu tố quan trọng quyết định hiệu quả thiết kế vi mạch, bên cạnh chi phí và tốc độ chip Ở các công nghệ trên micrometer, công suất rò tiêu thụ thường không được chú trọng do đóng góp nhỏ vào tổng công suất Tuy nhiên, khi kích thước transistor giảm và mật độ transistor tăng, công suất tiêu thụ trở thành yếu tố đáng kể ảnh hưởng đến tổng công suất của vi mạch.
Khi kích thước transistor giảm, dòng rò trở nên nghiêm trọng, ảnh hưởng trực tiếp đến tổng công suất tiêu thụ của vi mạch Điều này đặc biệt quan trọng trong các thiết bị di động, nơi thời gian sống của pin phụ thuộc vào tổng số dòng rò trong thời gian OFF Để giảm thiểu dòng rò khi mạch ở chế độ Sleep, kỹ thuật Power Gating đã được phát triển, thông qua việc tắt các PMOS hoặc NMOS với điện áp ngưỡng cao.
Rò rỉ cao trong vi mạch số gây ảnh hưởng nghiêm trọng đến mạch CMOS, dẫn đến việc tiêu tốn năng lượng đáng kể Hiện nay, dòng rò được coi là một trong những yếu tố quan trọng nhất trong thiết kế vi mạch tiết kiệm năng lượng.
Các kết quả nghiên cứu trong và ngoài nước
Các kỹ thuật Power Gating đã được nghiên cứu và công bố trên toàn cầu trong nhiều năm qua Ehsan Pakbaznia, Farzan Fallah và Massoud Pedram đã áp dụng khái niệm Charge recycling trong mạch MTCMOS, giúp tiết kiệm năng lượng khi chuyển đổi chế độ với công nghệ 90 nm Bên cạnh đó, Suhwan Kim, Stephen V Kosonocky, Daniel R Knebel và Kevin Stawiasz cũng đã giới thiệu một phương án mạch kẹp điện áp nguồn ảo.
Mạch kẹp điện áp đất ảo (VRC) được thiết kế để giới hạn dòng điện bằng cách duy trì GND trong trạng thái tín hiệu ngủ, giúp giảm dòng rò của bộ đệm ngủ và tái điện tích cho nút tín hiệu này Trong số các phương pháp đã được công bố, kỹ thuật Power Gating có thể được chia thành ba loại chính Loại đầu tiên là CPG, sử dụng NMOS để điều khiển điện áp Virtual VSS Loại thứ hai, CRPG, cho phép Virtual VDD và Virtual VSS chia sẻ điện tích trong quá trình Wake-up và Sleep-in, từ đó giảm đáng kể năng lượng chuyển mạch Cuối cùng, phương pháp DSPG, là kỹ thuật thứ ba, sử dụng cả PMOS và NMOS để điều khiển đồng thời điện áp Virtual VDD và Virtual VSS.
Hiện nay, nghiên cứu về vi mạch trong nước còn hạn chế, đặc biệt là vấn đề công suất tiêu thụ Các trường đại học và trung tâm nghiên cứu chưa chú trọng đến việc giảm công suất dòng rò, mặc dù đây là yếu tố ngày càng nghiêm trọng trong tổng công suất của vi mạch Khi kích thước transistor giảm xuống công nghệ sub-micro, năng lượng tiêu thụ của vi mạch trong trạng thái không hoạt động đã trở thành một phần quan trọng, có thể so sánh với công suất động.
Mục đích của đề tài
Bài viết đề xuất các kỹ thuật triệt tiêu dòng rò mới cho mạch tiêu thụ công suất thấp, sử dụng kỹ thuật CRPG và DSPG nhằm hạn chế dòng rò Các kỹ thuật này đã được mô phỏng trên phần mềm thiết kế vi mạch Cadence để so sánh với các phương pháp đã được công bố trước đó Kết quả cho thấy kỹ thuật DSPG nổi bật trong việc giảm điện năng tiêu thụ của mạch trong trạng thái ngủ, từ đó giúp tiết kiệm năng lượng và chi phí cho người sử dụng.
Nhiệm vụ đề tài và giới hạn của đề tài
1.4.1 Nhiệm vụ của đề tài
- Cài đặt và nghiên cứu sử dụng bộ phần mềm thiết kế vi mạch Cadence trên nền Redhat
- Tìm hiểu nguyên nhân dòng rò sinh ra trong vi mạch
- Tìm hiểu các kỹ thuật Power Gating đã xuất bản trước đó
- Tìm hiểu công nghệ sub-micrometer và ảnh hưởng tới dòng rò
- Mô phỏng mạch sử dụng kỹ thuật giảm dòng rò mới DSPG
- Đƣa ra sự đánh giá so sánh giữa các kỹ thuật giảm dòng rò đã xuất bản và kỹ thuật mới
1.4.2 Giới hạn của đề tài Đề tài tập trung vào thiết kế và mô phỏng các kỹ thuật giảm công suất rò trên mạch cộng 32 bit sử dụng phần mềm Cadence, không thể thi công thực tế vì chi phí quá lớn.
Phương pháp nghiên cứu
- Nghiên cứu tài liệu về CMOS, phần mềm mô phỏng và thiết kế mạch Cadence
- Phân tích các phương pháp sử dụng kỹ thuật Power Gating
Thiết kế mạch cộng 32 bit sử dụng kỹ thuật Power Gating, bao gồm các thành phần như CPG, CRCP và DSPG, nhằm giảm thiểu dòng rò và tiết kiệm năng lượng tiêu thụ trong chế độ ngủ.
Bài viết so sánh kết quả thu được từ mô phỏng các mạch sử dụng kỹ thuật Power Gating, nhằm đề xuất một kỹ thuật tối ưu để giảm thiểu công suất rò Kỹ thuật này không chỉ giúp cải thiện hiệu suất năng lượng mà còn nâng cao độ tin cậy của mạch điện Việc áp dụng Power Gating có thể mang lại những lợi ích đáng kể trong việc tiết kiệm năng lượng và tối ưu hóa hiệu suất hoạt động của các thiết bị điện tử hiện đại.
Transistor MOSFET
Công nghệ MOS (Metal Oxide Semiconductor) được đặt tên theo cấu trúc cơ bản của một điện cực nằm trên lớp oxit cách nhiệt, với đế bán dẫn phía dưới Transistor trong công nghệ này là MOSFET (Metal oxide silicon field effect transistor), có ưu điểm dễ chế tạo, chi phí thấp, kích thước nhỏ và tiêu thụ điện năng rất ít MOSFET chiếm diện tích nhỏ hơn trên chip so với BJT, với mỗi MOSFET chỉ cần khoảng 1mm², trong khi BJT yêu cầu khoảng 50mm² IC MOS được ứng dụng rộng rãi trong vi mạch tích hợp, đặc biệt là cho các IC phức tạp như chip vi xử lý và chip nhớ.
Mạch số dùng trong MOSFET đƣợc chia thành ba nhóm:
- CMOS (MOS bù) dùng cả hai thiết bị kênh P và kênh N
IC số PMOS và NMOS có mật độ đóng gói cao hơn, cho phép nhiều transistor trên một chip, làm cho CMOS trở nên kinh tế hơn NMOS có mật độ đóng gói gần gấp đôi so với PMOS và cũng nhanh hơn, với tốc độ gần gấp hai lần Điều này là do hạt tải dòng trong NMOS là các điện tử tự do, trong khi hạt tải dòng trong PMOS là các lỗ trống.
CMOS có mật độ đóng gói thấp nhất trong họ MOS, nhưng lại có tốc độ cao hơn và tiêu thụ công suất thấp hơn so với PMOS và NMOS Các IC NMOS và CMOS được ứng dụng rộng rãi trong lĩnh vực kỹ thuật số.
Transistor MOSFET được phân loại thành hai loại chính: MOSFET có kênh sẵn và MOSFET kênh cảm ứng Mỗi loại MOSFET này lại bao gồm hai kiểu kênh dẫn, đó là kênh loại P và kênh loại N.
Hình 2.1: Cấu tạo của MOSFET có sẵn kênh loại P
Trong MOSFET, cực G (Gate) là cực điều khiển, cực S (Source) là cực nguồn, và cực D (Drain) là cực máng Cực G được cách ly hoàn toàn với cấu trúc bán dẫn nhờ lớp điện môi dioxit-silic (SiO2) có độ cách điện cao MOSFET kênh P bao gồm hai miếng bán dẫn loại P trên nền bán dẫn loại N, trong khi đó MOSFET kênh N có hai miếng bán dẫn loại N trên nền bán dẫn loại P.
2.1.2 Nguyên lý hoạt động của MOSFET
Hình 2.2 minh họa nguyên lý hoạt động của MOSFET, với Hình 2.2a thể hiện sơ đồ của MOSFET kênh P và Hình 2.2b là sơ đồ của MOSFET kênh N Hai loại transistor này hoạt động dựa trên nguyên lý khác nhau, mỗi loại có ứng dụng riêng trong các mạch điện tử.
N giống nhau chỉ có cực tính của nguồn điện cung cấp cho các chân cực là trái dấu nhau
Hình 2.2: Sơ đồ nguyên lý của MOSFET MOSFET kênh P; (b) MOSFET kênh N
Khi transistor hoạt động, cực nguồn S thường được nối với đế và đất, do đó điện áp US bằng 0 Các điện áp tại chân cực cổng G và cực máng D được đo so với chân cực S Nguyên tắc cung cấp điện cho các chân cực nhằm cho phép hạt dẫn đa số di chuyển từ cực nguồn S đến cực máng D, tạo ra dòng điện ID trong mạch cực máng Điện áp tại chân cực cổng được điều chỉnh để MOSFET hoạt động ở chế độ giàu hạt dẫn hoặc nghèo hạt dẫn.
Khi UGS nhỏ hơn 0, nhiều lỗ trống sẽ được hút vào kênh, dẫn đến sự gia tăng nồng độ hạt dẫn điện trong kênh Kết quả là độ dẫn điện của kênh tăng lên, làm cho dòng điện ID chạy trong kênh cũng tăng Chế độ hoạt động này được gọi là chế độ giàu hạt dẫn.
Khi UGS lớn hơn 0, các lỗ trống sẽ được đẩy ra xa kênh, dẫn đến việc giảm mật độ hạt dẫn điện trong kênh Kết quả là độ dẫn điện của kênh giảm và dòng điện chạy qua kênh ID cũng giảm theo Tình trạng này được gọi là chế độ nghèo hạt dẫn.
Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit)
Mạch cộng (CLA) là mạch đơn giản nhất trong vi mạch số, nổi bật với tốc độ và hiệu suất cao, thường được sử dụng trong các mạch kỹ thuật số Trong các bộ xử lý CPU, CLA là thành phần cơ bản cho các phép toán cộng, trừ, nhân, chia và so sánh Hầu hết các bộ xử lý DSP và hệ thống nhúng tích hợp các bộ cộng trong ALU để tối ưu hóa đường dẫn dữ liệu trong chip IC, với khoảng 60% hoạt động liên quan đến các bộ cộng Đề tài này áp dụng phương pháp tái sử dụng điện tích Power Gating trên mạch cộng 32 bit (CLA 32 bit) và sử dụng kỹ thuật Dual-Power Gating nhằm tiết kiệm công suất tiêu thụ Mạch cộng 32 bit được ứng dụng rộng rãi trong các lõi IP như CPU, bộ nhân và DSP, với độ trễ giảm đáng kể và cải thiện tốc độ nhờ giảm thời gian xác định các bit carry Luận văn này trình bày mạch cộng 32 bit sử dụng kỹ thuật Power Gating với diện tích bằng 832, bao gồm 224 cổng Nand, 160 cổng Not, 32 cổng And và 32 cổng Or.
Sơ đồ khối của mạch cộng 32 bit trong đề tài, như hình 2.3, bao gồm bốn giai đoạn Mạch CLA 32 bit nhận hai tín hiệu đầu vào A và B, cùng với tín hiệu carry-in Giá trị cờ nhớ tại vị trí bit thứ i được chia thành hai phần khác nhau.
+ Giá trị nhớ đƣợc tạo ra do phép cộng cặp bit thứ i, Ai + Bi
+ Giá trị nhớ được tạo ra từ cặp bit trước đó được đưa đến vị trí thứ i
+ Gi là giá trị nhớ đƣợc tạo ra khi Ai và Bi đều bằng 1 (cổng AND)
+ Pi là trạng thái lan truyền giá trị nhớ thứ i khi Ai hoặc Bi bằng 1 (cổng EXOR)
Gi và Pi là hai giá trị được tính đồng thời từ cặp bit thứ i, với thời gian trễ chỉ liên quan đến một cổng logic Ci là giá trị phụ thuộc vào các giá trị nhớ của các cặp bit trước đó.
Hình 2.3: Sơ đồ khối mạch công 32 bit
Mặc dù độ trễ đã được giảm đáng kể, nhưng việc tiêu tốn tài nguyên phần cứng vẫn giới hạn khả năng của bộ cộng CLA Trong cả thiết kế thực tế và nghiên cứu, người thực hiện đã kết nối các bộ cộng CLA theo kiểu nối tiếp để tạo ra mạch cộng 32 bit.
Mạch Benchmark
Trong luận văn này, tác giả không chỉ thực hiện mô phỏng trên mạch cộng 32 bit mà còn tiến hành mô phỏng trên các mạch Benchmark nhằm đánh giá hiệu quả tiết kiệm năng lượng của các kỹ thuật Power Gating được đề xuất.
Mạch Benchmark C432 là một điều khiển ngắt 27 kênh với 36 ngõ vào, 7 ngõ ra và 160 cổng Các ngõ vào đƣợc nhóm lại thành 3 nhóm, mỗi nhóm 9 bit A, B và
C Nhóm 9 bit E là nhóm cho phép và không cho phép ngắt Bảy ngõ ra PA, PB, PC và Chan[3:0] xác định các kênh đƣợc yêu cầu ngắt.Hình 2.4 là sơ đồ khối mạch Benchmark C432
Hình 2.4: Sơ đồ khối mạch Benchmark C432
Hình 2.5: Sơ đồ khối mạch Benchmark C499
Hình 2.5 là sơ đồ khối mạch Benchmark C499 với 41 ngõ vào, 32 ngõ ra và 202 cổng C499 là một mạch sửa lỗi đơn
Mạch Benchmark C880, như hình 2.6, là một ALU 8 bit với 60 ngõ vào và 26 ngõ ra, cùng với 383 cổng Các bộ ghép M1 và M6 hoạt động đồng bộ để điều khiển mô-đun M2.
11 nhằm đảm bảo rằng không có nhiều hơn một chức năng đƣợc kích hoạt tại một thời điểm trên C.
Công suất tiêu thụ của transistor CMOS
Công suất tiêu thụ của bóng bán dẫn bao gồm ba thành phần chính: công suất động, công suất tĩnh (công suất rò) và công suất ngắn mạch.
Hình 2.7 minh họa các thành phần tiêu thụ công suất của transistor, bao gồm công suất động, công suất tĩnh và công suất ngắn mạch Trong đó, công suất động và công suất ngắn mạch được gọi chung là công suất chuyển mạch, tiêu thụ trong quá trình transistor chuyển đổi trạng thái Ngoài ra, công suất rò cũng được tiêu thụ trong mạch.
Công suất tiêu thụ "powered-on", bao gồm công suất động và công suất ngắn mạch, xảy ra khi tín hiệu trong mạch CMOS thay đổi trạng thái logic, dẫn đến quá trình nạp và xả của tụ điện tải.
Hình 2.7: Các thành phần công suất tiêu thụ của transistor
Công suất rò chủ yếu là do các dòng điện áp dưới ngưỡng trong một transistor CMOS Do đó:
Ptổng = Pđộng + Pngắn mạch + Prò (2.4)
Trong lịch sử, công nghệ oxit kim loại đã tiết kiệm năng lượng hơn so với các công nghệ trước như transistor và mạch logic ghép emitter Khi không chuyển mạch, transistor CMOS tiêu thụ năng lượng rất thấp Tuy nhiên, mức tiêu thụ năng lượng tăng lên đáng kể khi tốc độ thiết kế và mật độ chip gia tăng, điều này đã được các cộng đồng nghiên cứu công nhận từ lâu.
Hình 2.8 minh họa xu hướng tiêu thụ công suất động và rò của tổng chip dựa trên dữ liệu thống kê năm 2002 của ITRS, cho thấy sự gia tăng đáng kể của hai thành phần chính trong công suất tiêu thụ dòng rò: rò rỉ dưới ngưỡng và rò rỉ cổng Từ năm 2010, rò rỉ cổng đã được điều tiết nhờ vào việc sử dụng chất điện môi High-K, giúp ngăn cách các cổng với kênh truyền, do đó, khi phân tích dòng rò, chỉ cần xem xét rò rỉ dưới ngưỡng.
Hình 2.8: Xu hướng tiêu thụ công suất động và rò của tổng chip theo
Trong bài viết này, chúng tôi tập trung vào việc thiết kế mạch nhằm giảm thiểu công suất do dòng rò trong các mạch CMOS với điện áp ngưỡng thấp Chúng tôi sẽ chỉ đề cập đến vấn đề công suất phát sinh từ dòng rò trong các mạch này.
Hình 2.9: Các thành phần dòng rò trong một transistor NMOS
2.4.1 Dòng rò tiếp giáp (I REV )
Dòng rò tiếp giáp xuất hiện khi một transistor tắt, với hai thành phần chính: các hạt khuếch tán gần vùng nghèo điện tích và cặp lỗ hổng electron sinh ra trong vùng này Ví dụ, trong một inverter, khi NMOS tắt và PMOS bật, điện áp ngõ ra cao dẫn đến hiện tượng rò rỉ qua điốt phân cực ngược Độ lớn dòng rò phụ thuộc vào diện tích kênh khuếch tán và mật độ dòng rò, ảnh hưởng bởi sự kích thích tập trung Dòng rò tiếp giáp có sự phụ thuộc nhiệt độ cao, đặc biệt quan trọng khi mạch hoạt động ở nhiệt độ trên 150°C Tuy nhiên, dòng rò từ các điốt phân cực ngược thường không đáng kể so với các thành phần rò rỉ khác.
2.4.2 Dòng rò kênh đƣợc gây ra bởi cổng (I GIDL )
IGIDL là hiện tượng xảy ra do hiệu ứng trường cao tại tiếp giáp kênh của transistor MOS Tình trạng suy giảm sâu này xuất phát từ các lỗ hổng, nhanh chóng lan tỏa đến bề mặt Đồng thời, các electron được thu thập từ các kênh tạo ra dòng IGIDL.
2.4.3 Dòng rò đường hầm đến cổng (Gate Direct Tunneling Leakage (I G ))
Dòng rò cổng xảy ra khi điện áp chảy qua lớp cách điện, dẫn đến việc rò rỉ với lớp nền Khi transistor và điện áp cung cấp được thu nhỏ, độ dày của oxit cổng cần phải giảm để duy trì hiệu quả điều khiển cổng đối với khu vực kênh dẫn Tuy nhiên, điều này dẫn đến sự gia tăng đột biến trong hiện tượng rò rỉ cổng do các electron có khả năng đường hầm trực tiếp qua lớp oxit cổng.
2.4.4 Dòng rò dưới ngưỡng (I SUB )
Rò rỉ dưới ngưỡng xảy ra khi dòng điện thoát ra khỏi nguồn của transistor hoạt động trong vùng nghịch đảo yếu, khác với vùng nghịch đảo mạnh, nơi dòng chảy chậm có tác động lớn hơn Hiện tượng dẫn điện dưới ngưỡng chủ yếu do dòng khuyết tán của các hạt tải phụ trong kênh truyền của thiết bị MOS.
Công nghệ Low Power
Low Power là một thuật ngữ dùng để chỉ giảm điện năng tiêu thụ trong vi mạch số
2.5.2 Tại sao phải sử dụng Low power
Quản lý điện năng đang trở thành một vấn đề cấp bách trong thiết kế vi mạch hiện nay, ảnh hưởng đến hầu hết các hệ thống Chip (SoC) Sự bùng nổ trong lĩnh vực thông tin liên lạc cá nhân, không dây và điện thoại di động, cùng với nhu cầu về tốc độ cao và chức năng phức tạp, đã làm tăng yêu cầu về thiết kế tiêu thụ công suất thấp Các sản phẩm di động hiện đại không chỉ cần nhỏ gọn, tản nhiệt hiệu quả và nhẹ, mà còn phải có tuổi thọ pin dài Do đó, việc phát triển công nghệ Low Power từ năm 1995 đến nay là một trong những ưu tiên hàng đầu trong ngành công nghiệp điện tử.
Gating (PG) đƣợc sử năm 2008 Tuy nhiên, cho đến nay vẫn chƣa có kỹ thuật nào tốt hơn kỹ thuật Power Gating
Improvement of basic power gating
Hình 2.10: Quá trình phát triển của công nghệ Low power
2.5.3 Các công nghệ Low power
Clock gating là một kỹ thuật hiệu quả trong các mạch đồng bộ, giúp giảm tiêu hao năng lượng điện động Kỹ thuật này hoạt động bằng cách thêm các điều kiện cho phép hoạt động, sử dụng các cổng clock để tiết kiệm diện tích và năng lượng Khi không có chuyển đổi trạng thái, điện năng tiêu thụ sẽ giảm xuống gần như bằng không, chỉ còn lại dòng rò phát sinh.
Multi V dd giúp giảm đáng kể công suất tiêu thụ nhờ vào mối quan hệ tỷ lệ thuận giữa công suất động và nguồn điện Khi điện áp ngưỡng giảm, độ trễ của cổng tăng lên trong cùng một khoảng thời gian Điện áp cao có thể được sử dụng trong thời gian hoạt động, trong khi điện áp thấp áp dụng trong thời gian nghỉ của chip, giúp duy trì tổng hệ thống điện năng Việc tích hợp các khối với nguồn cung cấp điện áp khác nhau trong SoC làm tăng độ phức tạp của khối nguồn và cấu trúc các đường dây điện.
Đa ngưỡng CMOS (MTCMOS) là một biến thể của công nghệ chip CMOS, sử dụng các transistor với nhiều điện áp ngưỡng (Vth) nhằm tối ưu hóa độ trễ và năng lượng tiêu thụ.
Power Gating là một kỹ thuật thiết kế mạch tích hợp nhằm giảm thiểu tiêu thụ điện năng bằng cách tắt các dòng điện của những khối không được sử dụng Kỹ thuật này giúp tối ưu hóa hiệu suất năng lượng, đặc biệt trong các thiết bị điện tử hiện đại.
16 dụng Ngoài ra công nghệ này còn giúp giảm stand-by hay còn gọi là dòng điện rò trên mạch.
Công nghệ Power-gating
Power Gating ảnh hưởng mạnh mẽ đến thiết kế mạch hơn so với Clock Gating, vì nó làm tăng thời gian trì hoãn và yêu cầu các cổng phải được đăng nhập và thoát một cách an toàn Kiến trúc này giúp tiết kiệm năng lượng rò rỉ trong các chế độ tiêu thụ điện thấp và tối ưu hóa việc đăng nhập cũng như thoát khỏi chế độ này Việc tắt các khối có thể thực hiện thông qua phần cứng hoặc phần mềm, trong đó phần mềm điều khiển có thể lập lịch cho trình đóng ngắt hoạt động bằng cách sử dụng timer của phần cứng.
Nguồn cung cấp điện bên ngoài là yếu tố quan trọng trong Power Gating để giảm dòng rò Để tắt các khối nhỏ, chỉ cần một Power Gating được tích hợp trong mạch Chuyển mạch CMOS cung cấp năng lượng cho các mạch được điều khiển bởi bộ điều khiển Power Gating Ngõ ra của khối Power Gating xả từ từ, dẫn đến việc mức điện áp ngõ ra mất nhiều thời gian hơn để đạt ngưỡng điện áp, gây ra dòng ngắn mạch lớn hơn.
Power Gating sử dụng transistor NMOS có dòng rò thấp làm công tắc chuyển mạch chính để ngắt nguồn đến các thiết bị đang ở chế độ ngủ
Thông thường, các transistor dòng cao được sử dụng cho Power Gating, công nghệ này còn đƣợc gọi là đa ngƣỡng CMOS (MTCMOS)
2.6.2 Các thông số a Kích thước cổng
Kích thước cổng điện cần được lựa chọn để xử lý lượng chuyển đổi hiện tại tại bất kỳ thời điểm nào mà người thiết kế mô phỏng Cổng nên có kích thước lớn hơn để tránh đo điện áp rơi trên cổng, thường được chọn khoảng ba lần so với điện dung chuyển đổi Người thiết kế có thể lựa chọn giữa PMOS hoặc NMOS, và thường thì chân các cổng sẽ được thiết kế nhỏ hơn.
Công cụ phân tích năng lượng điện động đóng vai trò quan trọng trong việc đo chính xác dòng chuyển mạch hiện tại tại 17 vùng chuyển đổi dòng điện Ngoài ra, nó còn giúp dự đoán kích thước cho cổng và tốc độ điều khiển của cổng, từ đó tối ưu hóa hiệu suất hoạt động.
Trong Power Gating, tốc độ quay là một tham số quan trọng ảnh hưởng đến hiệu quả của quá trình này Khi tốc độ quay cao, thời gian để tắt và chuyển đổi trên mạch sẽ tăng, từ đó có thể làm giảm hiệu suất Power Gating Tốc độ quay được điều khiển thông qua tín hiệu đệm tại cổng điều khiển.
Chuyển đổi điện dung đồng thời đề cập đến khả năng chuyển đổi nhiều mạch cùng một lúc mà không làm ảnh hưởng đến tính toàn vẹn của mạng lưới điện Điều này giúp tối ưu hóa hiệu suất và giảm thiểu công suất rò, đảm bảo hoạt động ổn định cho hệ thống điện.
Khi các cổng sử dụng đƣợc transistor kích hoạt, việc giảm dòng rò là một yếu tố quan trọng để tiết kiệm tối đa điện năng.
Công nghệ 45 nm
Ngành công nghiệp bán dẫn đang phát triển với các thiết bị ngày càng nhỏ hơn, nhanh hơn và mạch tích hợp giá rẻ, đạt đến công nghệ 45 nm Bộ vi xử lý Intel 45 nm High-K, được mã hóa là Penryn, được thiết kế để phục vụ nhiều ứng dụng mạnh mẽ Thiết kế bóng bán dẫn sử dụng công nghệ High-K và cổng kim loại, cùng với khả năng tản nhiệt hiệu quả, đã nâng cao hiệu suất và khả năng chuyển đổi của transistor 45 nm.
- Khả năng tính toán nhanh hơn
- Hiệu quả năng lƣợng tốt hơn
Công nghệ mới đã đạt được sự tăng trưởng 20% trong dòng kích thích, nâng cao hiệu suất của bóng bán dẫn Đồng thời, mật độ bóng bán dẫn đã được gia tăng gấp đôi, giúp giảm 30% chuyển đổi dòng trong transistor và giảm mười lần điện rò rỉ qua oxit.
- Linh hoạt hơn trong thiết kế
- Nó làm giảm rò rỉ cổng nguồn hơn năm lần, do đó nâng cao hiệu quả năng lƣợng của các transistor
- Thu hẹp điện áp cung cấp VDD của CMOS
- Dòng rò của cổng và mối nối dưới mức dưới ngưỡng rò rỉ xuất hiện
Power Gating NMOS đơn
Mạch Power Gating NMOS đơn được mô tả trong Hình 3.2, với MN switch hoạt động như một công tắc chuyển mạch, cho phép bật hoặc tắt điện áp nguồn Khi mạch hoạt động, tín hiệu SLP ở mức thấp (0) và PGN ở mức cao (1), MN dẫn và điện áp tại VVSS bằng 0 Ngược lại, khi mạch ở chế độ ngủ, tín hiệu SLP chuyển sang mức cao và PGN ở mức thấp.
Khi MN tắt, điện áp tại VVSS bằng VDD, dẫn đến toàn bộ dòng điện đi xuống đất qua con NMOS, gây ra tình trạng rò rỉ năng lượng trong chế độ ngủ Hình 3.2b minh họa tín hiệu dạng sóng của mạch Power Gating NMOS đơn từ thời gian hoạt động đến thời gian ngủ và ngược lại Trong chế độ hoạt động, tín hiệu SLP ở mức thấp, trong khi ở chế độ ngủ, tín hiệu SLP ở mức cao, lúc này MN tắt và điện áp tại VVSS bằng VDD.
Hình 3.2: Power Gating NMOS đơn
Mạch Power Gating NMOS đơn; (b) Dạng sóng tín hiệu của mạch Power Gating
Mục tiêu chính của đề tài này là giảm thiểu năng lượng bị rò rỉ xuống đất trong chế độ ngủ Kỹ thuật DSPG sẽ giúp mạch không chỉ tiết kiệm năng lượng mà còn bảo toàn dữ liệu trong trạng thái này.
Kỹ thuật CPG với chế độ giữ
Kỹ thuật CPG với chế độ giữ liên quan đến việc chèn các diode giữa các dòng nguồn ảo (VGND) và thiết bị thực, cho phép VGND tích điện trong chế độ ngủ Các diode này giữ điện áp, giúp duy trì trạng thái bằng cách giới hạn sự tăng điện áp của dòng VGND Chế độ giữ đảm bảo mức điện áp VVSS tăng vừa phải, với một mức điện áp gọi là retention (Vre) giữa VDD và VVSS Nếu Vre khác 0, dữ liệu trên ngõ ra sẽ không bị mất.
Hình 3.3 mô tả mạch CPG, trong đó Hình 3.3a sử dụng một PMOS như một diode Tín hiệu HLD duy trì trạng thái VVSS và VDD với chênh lệch vừa phải trong chế độ ngủ, giúp giữ ổn định điện áp ngõ ra Mạch này được điều khiển bởi tín PGN, quản lý hoạt động của mạch cộng 32 bit.
Hình 3.3: Kỹ thuật Convensional Power Gating (a) Mạch CPG; (b) Dạng sóng tín hiệu của mạch CPG
Trong chế độ hoạt động, tín hiệu SLP ở mức thấp, tín hiêu HLD ở mức cao,
Trong chế độ hoạt động, MP0 dẫn và tín hiệu PGN cùng HLD ở mức cao, trong khi SLP ở mức thấp, dẫn đến điện áp tại VVSS1 bằng 0 Khi chuyển sang chế độ ngủ, tín hiệu SLP cao, PGN và HLD thấp, MN0 tắt, làm cho điện áp tại VVSS1 bằng điện áp giữa VDD và ngưỡng của PMOS Hình 3.3b minh họa dạng sóng tín hiệu của mạch CPG trong hai chế độ này Khi MN0 tắt, dòng điện từ VVSS1 đến VSS bị ngắt, dẫn đến việc nút VVSS1 tích điện Mặc dù điện tích tại VVSS1 tăng lên, nhưng MP0 sẽ kẹp lại, giữ trạng thái ngõ ra trong suốt chế độ ngủ, giúp tiết kiệm năng lượng và bảo toàn dữ liệu ngõ ra.
Kỹ thuật CRPG với chế độ giữ
Thiết kế mạch giảm công suất rò trong vi mạch này là một cải tiến so với mạch kỹ thuật CPG Nhiều nghiên cứu đã được thực hiện đối với kỹ thuật CRPG, cho thấy tiềm năng nâng cao hiệu suất và giảm thiểu tiêu thụ năng lượng.
Nghiên cứu trước đây về kỹ thuật này đã chỉ ra rằng việc thiếu chế độ giữ đã dẫn đến mất mát dữ liệu ngõ ra, đặc biệt là trong các thiết kế phức tạp tiêu tốn nhiều diện tích.
Hình 3.4: Kỹ thuật Charge Recycling Power Gating (a) Mạch CRPG; (b)Dạng sóng tín hiệu của mạch CRPG
Hình 3.4 mô tả kỹ thuật CRPG, trong đó hình 3.4a thể hiện mạch CRPG Mạch này kết nối VVSS2 với cực nguồn của MN2, trong khi tín hiệu PGN được nối với nút NSW Ở chế độ hoạt động, tín hiệu SLP ở mức thấp, nút NSW và PGN đều ở mức cao, dẫn đến MN2 hoạt động và điện áp tại VVSS2 bằng 0 Khi chuyển sang chế độ ngủ, tín hiệu SLP tăng lên mức cao, trong khi nút NSW và PGN giảm xuống mức thấp Trước khi chuyển mạch từ chế độ hoạt động sang chế độ ngủ, nút NSW giữ điện áp cao và điện tích được lưu trữ tại đây Hiện tượng chia sẻ điện tích xảy ra giữa nút NSW và VVSS2, cho phép điện tích tại NSW chảy đến VVSS2.
Trong mạch CRPG, điện áp tại VVSS2 được tăng cường nhờ quy tắc chia sẻ và cân bằng điện tích Điện tích lưu trữ tại NSW được sử dụng lại để nâng cao VVSS2, trong khi dòng từ VDD đã được giảm thiểu Khi hoạt động, tín hiệu SLP ở mức thấp khiến nút NSW được kéo lên mức cao để tích điện Trong chế độ ngủ, SLP ở mức cao và MN1 dẫn, ngay lập tức điện tích được chia sẻ từ nút NSW đến VVSS2 qua MN1, dẫn đến sự tăng nhanh điện áp tại VVSS2 trong thời gian ngủ.
Kỹ thuật Dual-Switch Power Gating
Trong số các kỹ thuật điện gating, tái sử dụng điện tích được xem là một phương pháp hiệu quả để giảm thiểu rò rỉ điện năng Kỹ thuật này cho phép năng lượng chuyển đổi được tái chế khi chuyển từ chế độ hoạt động sang chế độ ngủ và ngược lại, giúp tiết kiệm tới 50% tổng điện năng tiêu thụ trong quá trình chuyển đổi Đặc biệt, kỹ thuật DSPG, một phương pháp tái sử dụng điện tích kép, được áp dụng trên mạch cộng 32 bit với mức tiêu thụ điện năng thấp, đồng thời bảo toàn dữ liệu trong chế độ ngủ.
Hình 3.5: Kỹ thuật Dual-Switch Power Gating (a) Mạch DSPG ; (b) Dạng sóng tín hiệu của mạch DSPG
Kỹ thuật DSPG, như mô tả trong Hình 3.5, hoạt động tương tự như mạch trong Hình 3.3a, nhưng có khả năng tái chế điện tích ở cả PMOS MP3 và NMOS MN3 khi chuyển mạch Hình 3.5b cho thấy điện áp tại VVDD3 và VVSS3 khi mạch chuyển sang chế độ ngủ, cho thấy rằng điện tích có thể được tái sử dụng trên cả hai đầu PMOS và NMOS Điều này cho phép lưu trữ một lượng lớn điện tích khi chuyển đổi giữa chế độ hoạt động và chế độ ngủ.
Điện tích tại các nút VVDD3 và VVSS3 tăng lên, giúp bảo hòa ở mức điện áp nhất định để duy trì dữ liệu và ngăn chặn mất mát thông tin trong thời gian ngủ Nhờ đó, điện tích tái sử dụng được cải thiện so với kỹ thuật CRPG.
Kết quả mô phỏng áp dụng trên mạch cộng 32 bit
Trong bài viết này, người thực hiện đã thiết kế các mạch giảm công suất rò bằng phần mềm Cadence Hướng dẫn sử dụng phần mềm Cadence được đính kèm trong phần phụ lục để hỗ trợ người đọc.
Về sơ đồ mạch cơ bản giống nhƣ hình 3.3, hình 3.4 và hình 3.5 đã trình bày ở chương 3
Trong quá trình thiết kế, kích thước công tắc NMOS được lựa chọn dựa trên bảng so sánh ở bảng 4.1 và hình 4.1 Sự thay đổi kích thước của cổng công tắc NMOS ảnh hưởng đến độ trễ của mạch: kích thước nhỏ dẫn đến độ trễ lớn, trong khi kích thước lớn làm giảm độ trễ Tổng kích thước mạch thiết kế là 832µm, với kích thước công tắc NMOS là 100µm, chiếm 12,02% tổng kích thước cho kỹ thuật CPG và CRPG; trong khi đó, kỹ thuật DSPG sử dụng kích thước 180µm, tương đương 21,63% tổng mạch Việc lựa chọn kích thước công tắc NMOS phụ thuộc vào mục đích thiết kế, nhằm giảm diện tích mạch mà không làm tăng độ trễ Bảng 4.1 cho thấy độ trễ của ba mạch CPG, CRPG và DSPG là bằng nhau tại mọi thời điểm với các kích thước đã chọn.
Hình 4.2 sử dụng kỹ thuật CPG áp dụng cho mạch cộng 32 bit đƣợc mô phỏng trên Cadence Với nguồn cung cấp VDDlà 1.1 V, kích thước cổng công tắc NMOS là
Với kỹ thuật CPG, mạch trong hình 4.2 sử dụng một PMOS hoạt động như một diode Tín hiệu HLD duy trì trạng thái VVSS và VDD với sự chênh lệch hợp lý trong chế độ ngủ, giúp giữ ổn định điện áp ngõ ra.
Bảng 4.1: Bảng kết quả so sánh độ trễ của kỹ thuậtCPG, CRPG và DSPG khi thay đổi kích thước cổng công tắc NMOS
Tỷ lệ kích thước cổng công tắc
NMOS so với tổng mạch (à) Độ trễ của kỹ thuật CPG (ps) Độ trễ của kỹ thuật CRPG (ps) Độ trễ của DSPG (ps)
Trong chế độ hoạt động, tín hiệu SLP_N ở mức thấp và HLD ở mức cao, khiến PMOS tắt và NMOS dẫn, tạo kết nối giữa VVSS và VSS với điện áp VVSS bằng 0 Ngược lại, trong chế độ ngủ, SLP_N ở mức cao, NMOS tắt và HLD ở mức thấp, làm cho PMOS dẫn và điện áp tại VVSS bằng điện áp giữa VDD và điện áp ngưỡng của PMOS.
Charge recycling PG Dual-Switch PG
C ri ti ca l p at h d el ay ( p s)
Ratio of channel width of switch and digital logic (%)
Hình 4.1: So sánh độ trễ của bamạch sử dụng kỹ thuậtCPG,CRPG và
Hình 4.3 minh họa dạng sóng của các tín hiệu SLP, HLD, VDD1, VVSS1 trong chế độ hoạt động và chế độ ngủ với thời gian mô phỏng 520ns Trong chế độ ngủ, tín hiệu HLD duy trì ở mức thấp trong khi SLP ở mức cao, dẫn đến việc công tắc NMOS tắt và nút VVSS được tích điện Mặc dù điện tích tại nút VVSS tăng lên, nhưng sự gia tăng này sẽ bị kẹp bởi PMOS, như thể hiện rõ trong hình 4.3 với sự tăng điện tích từ từ qua dạng sóng tín hiệu.
Trong chế độ ngủ, trạng thái ngõ ra được duy trì, giúp mạch tiết kiệm năng lượng và ngăn chặn rò rỉ Điều này đảm bảo rằng dữ liệu ngõ ra không bị mất mát.
Hình 4.2: Mạch sử dụng kỹ thuật CPG trên Candence
Hình 4.3: Các tín hiện dạng sóng của mạch sử dụng kỹ thuậtCPG trên
Kỹ thuật CRPG được áp dụng cho mạch cộng 32bit mô phỏng trên Cadence với nguồn cung cấp VDD 1.1V và kích thước cổng NMOS 100µm So với kỹ thuật CPG, CRPG không chỉ tiết kiệm năng lượng mà còn giảm diện tích mạch Kỹ thuật này không sử dụng PMOS như một điốt kẹp điện áp, mà thay vào đó, tận dụng nguồn điện áp đã được tích điện trong chế độ hoạt động Khi chuyển sang chế độ ngủ, mạch sử dụng nguyên tắc cân bằng điện tích để chia sẻ điện tích, do đó không tiêu tốn năng lượng từ nguồn trong trạng thái ngủ.
VDD của mạch chính, khi chuyển từ chế độ hoạt động sang chế độ ngủ, giúp tiết kiệm công suất tiêu thụ đáng kể Trước khi chuyển, tín hiệu SLP_N ở mức thấp và NSW ở mức cao, dẫn đến việc lưu trữ điện tích tại nút NSW Khi vào chế độ ngủ, điện tích giữa NSW và VVSS được chia sẻ, cho phép điện tích tại NSW chảy đến VVSS qua M3, làm tăng điện áp tại VVSS theo quy tắc chia sẻ và cân bằng điện tích Mạch này đã tận dụng điện tích lưu trữ tại NSW để nâng cao VVSS, từ đó giảm dòng từ VDD Hình 4.5 minh họa dạng sóng của các tín hiệu SLP, NSW, VDD2, VVSS2 trong hai chế độ hoạt động và ngủ với thời gian mô phỏng 520ns, cho thấy rằng VVSS2 tăng nhanh hơn khi chuyển từ chế độ hoạt động sang ngủ nhờ vào điện tích từ NSW, so với VVSS1 ở hình 4.3.
Hình 4.4: Mạch sử dụng kỹ thuật CRPG trên Candence
Hình 4.5: Các tín hiện dạng sóng của mạch sử dụng kỹ thuậtCRPG trên
Hình 4.6: Mạch sử dụng kỹ thuậtDSPG trên Candence
Hình 4.7: Các tín hiện dạng sóng của mạch sử dụng kỹ thuậtDSPG trên
Các thông số của hai mạch thiết kế hình 4.2, hình 4.4 và hình 4.6bao gồm:
- Tổng kớch thước mạch bằng832 àm
Kích thước cổng NMOS là 100 àm khi áp dụng kỹ thuật CPG và CRPG, trong khi đó kích thước NMOS đạt 360 àm đối với mạch sử dụng kỹ thuật DSPG Để tính kích thước của cổng NMOS, có thể sử dụng công thức 4.1.
Sử dụng công nghệ 45nm, bài viết so sánh các kỹ thuật áp dụng trên mạch cộng 32 bit để tiết kiệm năng lượng trong thời gian ngủ Kết quả mô phỏng cho thấy công suất tiêu thụ của các mạch khác nhau, với P1 là công suất của mạch hình 4.2, P2 là công suất của mạch hình 4.4 và P3 là công suất của mạch hình 4.6, được trình bày trong bảng 4.2.
Theo bảng 4.2, công suất tiêu thụ trung bình của mạch sử dụng kỹ thuật DSPG tiết kiệm năng lượng rõ rệt so với mạch CPG và CRPG trong thời gian ngủ ở nhiệt độ 27°C Hình 4.8 minh họa sự chênh lệch công suất tiêu thụ giữa ba loại mạch này Cụ thể, tại thời gian ngủ 0.01 às, mạch CPG tiêu thụ năng lượng cao hơn đáng kể.
Mạch CRPG tiêu thụ 725,9 àW, trong khi mạch DSPG chỉ tiêu thụ 537,2 àW Mạch CRPG tiết kiệm được 53,97% công suất tiêu thụ trung bình so với mạch CPG ở nhiệt độ 27°C, trong khi mạch DSPG tiết kiệm lên đến 66% công suất tiêu thụ trung bình so với mạch CPG.
Bảng 4.2: Bảng kết quả công suất tiêu thụ P1, P2 và P3trong thời gian ngủ ở nhiệt độ 27 0 C
Thời gian ngủ (às) P1 (àW) P2 (àW) P3 (àW)
A ve ra ge P ow er c on su m p ti on ( uw )
The conventionnal PG Charge recycling PG Dual-Switch PG
Hình 4.8: Công suất tiêu thụ của mạch sử dụng kỹ thuậtCPG,CRPG và
DSPGtại 27 0 C với công nghệ 45 nm
A ve ra ge P ow er c on su m p ti on ( uw )
The conventionnal PG Charge recycling PG Dual-Switch PG
Hình 4.9: Công suất tiêu thụ của mạch sử dụng kỹ thuậtCPG,CRPG và
DSPGtại 75 0 C với công nghệ 45 nm
Hình 4.8 và 4.9 cho thấy rằng thời gian ngủ dài giúp công suất tiêu thụ trung bình của mạch CRPG gần bằng với mạch CPG Khi nhiệt độ tăng, dòng qua MN2 lớn hơn, dẫn đến VVSS2 tích điện nhiều hơn, giúp tái sử dụng năng lượng hiệu quả hơn và tiết kiệm hơn so với mạch CPG Tuy nhiên, nếu nhiệt độ cao và thời gian ngủ kéo dài, dòng rò tăng nhanh, làm giảm khả năng tiết kiệm năng lượng của mạch CRPG so với CPG Cụ thể, tại nhiệt độ 75°C và thời gian ngủ 10 ms, mạch CRPG chỉ tiết kiệm được 30,35% công suất so với CPG, trong khi mạch DSPG tiết kiệm lên đến 53,77% Do đó, kỹ thuật CRPG phù hợp cho các ứng dụng yêu cầu thời gian ngủ ngắn Bảng 4.3 trình bày kết quả đo được của hai trường hợp mạch ở nhiệt độ 75°C.
Bảng 4.3: Bảng kết quả công suất tiêu thụ P1, P2và P3trong thời gian ngủ ở nhiệt độ 75 0 C
Thời gian ngủ (às) P1 (àW) P2 (àW) P3 (àW)
Bảng 4.4 và 4.5 trình bày kết quả so sánh mức tiêu thụ điện năng của mạch sử dụng kỹ thuật DSPG trong thời gian ngủ và các mức nhiệt độ khác nhau Cụ thể, tại thời gian ngủ 0,01 às, mạch CPG tiêu thụ 1404 àW, trong khi mạch CRPG chỉ tiêu thụ 627,2 àW, và mạch DSPG có mức tiêu thụ thấp nhất là 517,4 àW Hình 4.9 minh họa rõ sự chênh lệch công suất tiêu thụ giữa ba trường hợp P1, P2 và P3 ở nhiệt độ 75 °C.
Bảng 4.4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27 o C, 45nm PTM.
Bảng 4.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75 o C, 45 nm PTM.
Người thực hiện đã tiến hành mô phỏng ở các thời gian ngủ và nhiệt độ khác nhau để đánh giá khách quan hiệu quả của kỹ thuật DSPG Ở nhiệt độ 27°C, với thời gian ngủ 0.01 às, điện năng tiêu thụ trung bình của mạch sử dụng kỹ thuật DSPG thấp hơn 66% so với mạch sử dụng kỹ thuật CPG Khi nhiệt độ tăng, tỷ lệ tiết kiệm này vẫn đáng kể, đạt tới 53,77% Nguyên nhân là do điện áp ngưỡng tăng theo, kéo theo tổng công suất tiêu thụ trung bình của mạch cũng tăng Kỹ thuật DSPG cho thấy hiệu quả tiết kiệm chủ yếu trong giai đoạn chuyển mạch từ chế độ hoạt động sang chế độ ngủ Hai bảng so sánh 4.4 và 4.5 chỉ ra sự tiết kiệm công suất tiêu thụ rõ rệt của kỹ thuật DSPG, với mức tiết kiệm 33,63% so với mạch CRPG trong thời gian ngủ dài 10 às tại 27°C và 27,6% tại 75°C với công nghệ 45 nm Ban đầu, đề tài chỉ mô phỏng mạch sử dụng công nghệ 45 nm, nhưng sau đó đã mở rộng mô phỏng ở nhiều công nghệ khác nhau.
Kết quả mô phỏng áp dụng trên các mạch Benchmark
Mạch Benchmark được thiết kế nhằm kiểm tra hiệu quả của các kỹ thuật trong thiết kế vi mạch Để đánh giá khách quan về kỹ thuật DSPG, các kỹ thuật Power Gating đã được áp dụng vào các mạch Benchmark như C432, C499, và C880 Tỷ lệ thiết kế giữa các mạch này là tương đối giống nhau, với tỷ lệ kích thước cổng công tắc so với tổng thể mạch là 12,02%, chỉ áp dụng cho hai kỹ thuật CPG và CRPG Theo công thức và bảng so sánh, kích thước cổng công tắc trong kỹ thuật DSPG cho mạch cộng 32 bit được tính bằng 3,6 lần so với CPG và CRPG Do đó, kích thước cổng NMOS trong kỹ thuật DSPG cũng được tính tương tự, bằng 3,6 lần so với hai kỹ thuật Power Gating còn lại.
Hình 4.16, 4.17, 4.18 trình bày kết quả mô phỏng công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại nhiệt độ 27°C với công nghệ 45 nm, áp dụng trên các mạch Benchmark C432, C499, và C880 Kết quả cho thấy hiệu suất tiêu thụ điện năng của từng kỹ thuật, giúp đánh giá khả năng tối ưu hóa trong thiết kế mạch.
DSPG cócông suất tiêu thụ trung bình thấp hơn rất nhiều so với hai kỹ thuật còn lại là CPG và CRPG
Bảng 4.12: Bảng so sánh kích thước các mạch sử dụng các kỹ thuật Power Gating đƣợc mô phỏng
Tổng kích thước mạch (àm) 832 222 628 555
Kích thước cổng công tắc NMOS
Tỷ lệ kích thước cổng công tắc so với tổng mạch
A ve ra ge P ow er c on su m p ti on ( uw ) The conventionnal PG
Charge recycling PG Dual-Switch PG
Hình 4.16: Công suất tiêu thụ của mạch sử dụng kỹ thuậtCPG, CRPG và DSPG tại 27 0 C với công nghệ 45 nm áp dụng trên mạch BenchmarkC432
A ve ra ge P ow er c on su m p ti on ( uw )
The conventionnal PG Charge recycling PG Dual-Switch PG
Hình 4.17: Công suất tiêu thụ của mạch sử dụng kỹ thuậtCPG, CRPG và DSPG tại 27 0 C với công nghệ 45 nm áp dụng trên mạch BenchmarkC499
A ve ra ge P ow er c on su m p ti on ( uw )
The conventionnal PG Charge recycling PG Dual-Switch PG
Hình 4.18: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 27 0 C với công nghệ 45 nm áp dụng trên mạch BenchmarkC880
Bảng 4.13: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27 o C, 45 nm áp dụng trên các mạch Benchmark
CPG CRPG DSPG CPG CRPG DSRPG CPG CRPG DSPG
Theo bảng 4.13, công suất tiêu thụ trung bình của mạch sử dụng kỹ thuật DSPG thấp hơn so với mạch sử dụng kỹ thuật CPG và CRPG Cụ thể, tại nhiệt độ 27°C với thời gian ngủ ngắn 0,01 às và công nghệ 45 nm, mạch Benchmark C432 tiêu thụ công suất gấp 3,98 lần mạch DSPG khi sử dụng kỹ thuật CPG, và gấp 1,37 lần khi sử dụng kỹ thuật CRPG Đối với mạch Benchmark C499, với thời gian ngủ dài 10 às, ở 27°C và công nghệ 45 nm, kỹ thuật DSPG tiêu thụ công suất thấp hơn 2,41 lần so với CPG và 1,61 lần so với CRPG.
27 0 C, sử dụng công nghệ 45 nm, kỹ thuật DSPG tiêu thụ công suất thấp hơn kỹ thuật CPG 2,53 lần và thấp hơn 1,78 lần so với kỹ thuật CRPG
KẾT LUẬNVÀ HƯỚNG PHÁT TRIỂN
Đề tài “Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45 nm” đã thành công trong việc áp dụng kỹ thuật DSPG cho mạch cộng 32 bit, một mạch có tốc độ và hiệu suất cao, thường được sử dụng trong CPU và hệ thống nhúng Bằng cách sử dụng kỹ thuật Power Gating và mô phỏng trên phần mềm Cadence, người thực hiện đã thiết lập các thông số để tối ưu hóa thiết kế, giảm công suất tiêu thụ của mạch Kết quả cho thấy sự khác biệt về công suất giữa kỹ thuật DSPG và các phương pháp CPG, CRPG đạt được như mong đợi.
Mạch sử dụng kỹ thuật DSPG mặc dù yêu cầu diện tích thiết kế lớn hơn so với CPG và CRPG, nhưng lại mang lại lợi ích lớn về tiết kiệm công suất tiêu thụ, đặc biệt là công suất rò trong thời gian ngủ Kỹ thuật này tiết kiệm năng lượng hiệu quả hơn trong các ứng dụng có thời gian ngủ dài Cụ thể, mạch DSPG tiết kiệm được 66% công suất tiêu thụ so với CPG ở nhiệt độ 27°C với thời gian ngủ ngắn 0,01 às, và 53,77% ở nhiệt độ 75°C với thời gian ngủ dài 10 às So với mạch CRPG, DSPG cũng tiết kiệm 26% trong thời gian ngủ ngắn 0,01 às tại 27°C và ở 75°C với thời gian ngủ dài.
Kỹ thuật Power gating đã cho thấy khả năng tiết kiệm năng lượng lên đến 27,6% cho các mạch điện, đặc biệt là kỹ thuật DSPG, rất phù hợp với những ứng dụng có thời gian ngủ dài Việc tiết kiệm công suất tiêu thụ không chỉ giúp kéo dài tuổi thọ mà còn gia tăng thời gian sử dụng pin cho các thiết bị điện tử hiện nay như điện thoại di động, máy tính xách tay và máy tính bảng.
Sau khi hoàn thành luận văn này,người thực hiện đưa ra những hướng phát triển nhƣ sau:
- Kết hợp kỹ thuật Power Gating với các kỹ thuật khác nhằm tiết kiệm tối đa công suất tiêu thụ của mạch ứng dụng
- Cải thiện diện tích mạch
