TỔNG QUAN VỀ FPGA VÀ NGÔN NGỮ VHDL
TỔNG QUAN VỀ FPGA
FPGA (Field-Programmable Gate Array) là vi mạch được thiết kế với cấu trúc mảng phần tử logic có thể lập trình theo nhu cầu của người dùng Vi mạch FPGA bao gồm nhiều bộ phận khác nhau, cho phép tùy chỉnh và tối ưu hóa hiệu suất cho các ứng dụng cụ thể.
Các khối logic cơ bản lâp trình được(logic block)
Hệ thống mạch liên kết lập trình được Khối vào/ra (IO Pads)
Phần tử thiết kế săn khác như DSP sline, Ram, ROM, nhân vi xử lý…
So sánh FPGA với ASIC và các vi mạch bán dẫn khác:
ASIC (Mạch tích hợp chuyên dụng) là vi mạch được thiết kế cho một ứng dụng cụ thể, trong khi FPGA cũng là loại vi mạch bán dẫn chuyên dụng nhưng không đạt được hiệu suất tối ưu như ASIC FPGA có hạn chế trong việc thực hiện các tác vụ phức tạp, tuy nhiên, ưu điểm của nó là khả năng tái cấu trúc khi sử dụng, giúp đơn giản hóa quy trình thiết kế, giảm chi phí và rút ngắn thời gian đưa sản phẩm vào thị trường.
So với các loại vi mạch bán dẫn lập trình như PLA, PAL và CPLD, FPGA nổi bật hơn nhờ vào khả năng linh hoạt và hiệu suất cao hơn trong việc xử lý các tác vụ phức tạp.
Tác vụ tái lập của FPGA thực hiện đơn giản hơn
Khả năng lập trình linh động hơn
Kiến trúc của FPGA cho phép nó tích hợp một số lượng lớn cổng logic, vượt trội hơn so với các vi mạch bán dẫn lập trình trước đây.
Thiết kế và lập trình cho FPGA chủ yếu sử dụng ngôn ngữ mô tả phần cứng HDL như VHDL, Verilog, và AHDL Các nhà sản xuất FPGA lớn như Xilinx và Altera cung cấp phần mềm và thiết bị hỗ trợ cho quá trình thiết kế Ngoài ra, có các công ty thứ ba như Synosys và Synplify cung cấp các gói phần mềm tương tự Những gói phần mềm này có khả năng thực hiện tất cả các bước trong quy trình thiết kế IC chuẩn, với đầu vào là thiết kế trên HDL (còn gọi là mã RTL).
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 14
1.1.2 Lịch sử ra đời của FPGA
FPGA, được thiết kế bởi Ross Freeman, người sáng lập công ty Xilinx vào năm 1984, đã mang đến một kiến trúc mới cho phép tích hợp một số lượng lớn các phần tử bán dẫn vào một vi mạch, vượt trội hơn so với kiến trúc CPLD trước đó.
FPGA có khả năng chứa tới từ 100.000 đến hàng vài tỷ cổng logic, trong khi
CPLD chỉ chứa từ 10.000 đến 100.000 cổng logic; con số này đối với PAL,
PLA còn thấp hơn nữa chỉ đạt vài nghìn đến 10.000
CPLD được cấu trúc từ một số lượng nhất định các khối SPLD, bao gồm các thiết bị logic lập trình đơn giản như PAL và PLA SPLD là một mảng logic AND/OR lập trình được với kích thước xác định, bao gồm một số lượng hạn chế các phần tử nhớ đồng bộ Cấu trúc này hạn chế khả năng thực hiện các hàm phức tạp, và hiệu suất làm việc của vi mạch thường phụ thuộc vào cấu trúc cụ thể của nó hơn là vào yêu cầu của bài toán.
Kiến trúc của FPGA là một mảng các khối logic nhỏ hơn nhiều so với SPLD, cho phép chứa nhiều phần tử logic hơn Điều này tối ưu hóa khả năng lập trình của các phần tử logic và hệ thống mạch kết nối Tuy nhiên, kiến trúc FPGA phức tạp hơn CPLD để đạt được hiệu suất cao hơn.
Một điểm khác biệt giữa CPLD và FPGA hiện đại là FPGA tích hợp nhiều bộ logic số học tối ưu hóa, hỗ trợ RAM, ROM và tốc độ cao, cùng với các bộ nhân cho ứng dụng xử lý tín hiệu số Ngoài khả năng cấu trúc lại vi mạch ở mức toàn cục, một số FPGA hiện đại còn cho phép cấu trúc lại ở mức cục bộ, tức là có thể điều chỉnh một bộ phận riêng lẻ mà vẫn giữ cho các bộ phận khác hoạt động bình thường.
Khái niệm cơ bản và cấu trúc của FPGA, Vi mạch FPGA được cấu thành từ các bộ phận a.Khái niệm cơ bản và cấu trúc của FPGA
FPGA (Field Programable Gate Arrays - Ma trận cổng lập trình được theo hàng) là một thiết bị bán dẫn bao gồm các khối logic lập trình được gọi là
"Logic Block" là các khối có khả năng lập trình để thực hiện nhiều chức năng khác nhau, từ các phép toán logic cơ bản như AND và XOR đến các chức năng phức tạp hơn như bộ giải mã (decoder) và các phép toán toán học Các kết nối khả trình cho phép tùy chỉnh và tối ưu hóa hoạt động của các khối logic này trong các ứng dụng khác nhau.
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 15
Trong kiến trúc FPGA, các khối logic thường tích hợp cả các phần tử nhớ, bao gồm Flip-Flop và các bộ nhớ phức tạp hơn.
Hình 1.1 Cấu trúc tổng quan của FPGA b.Vi mạch FPGA đƣợc cấu thành từ các bộ phận:
Các khối logic cơ bản trong lập trình FPGA, hay còn gọi là logic block, là thành phần chính của thiết bị này Mỗi khối logic bao gồm một bảng tra cứu (LUT) và một flip-flop đồng bộ LUT có khả năng thực hiện mọi hàm logic từ 4 đầu vào, và kết quả của hàm có thể được xuất ra ngoài khối logic trực tiếp hoặc thông qua flip-flop, tùy thuộc vào mục đích sử dụng.
Hình 1.2 Khối logic lập trình đƣợc của FPGA
Trong hướng dẫn sử dụng FPGA của Xilinx, khái niệm SLICE được đề cập, với mỗi SLICE bao gồm 4 khối logic Số lượng SLICE có thể dao động từ vài nghìn đến hàng chục nghìn, tùy thuộc vào loại FPGA.
Hệ thống mạch liên kết lập trình trong FPGA bao gồm các đường kết nối theo hai phương ngang và đứng, được chia thành các nhóm khác nhau tùy thuộc vào từng loại FPGA Chẳng hạn, trong XC4000 của Xilinx, có ba loại kết nối: ngắn, dài và rất dài Các đường kết nối này được kết nối qua các khối chuyển mạch lập trình được, mỗi khối chứa nhiều nút chuyển lập trình được, cho phép tạo ra các dạng liên kết phức tạp khác nhau.
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 16
Khối vào/ra (IO Pads) :Khối vào/ra nhiều hay ít là tuỳ thuộc vào từng loại
FPGA Chúng có thể được kết nối với các thiết bị bên ngoài như LED,
USB, RS232, RAM tuỳ theo mục đích sử dụng
Các FPGA khác nhau có các phần tử tích hợp sẵn khác nhau, ngoài các khối logic Chẳng hạn, dòng Virtex 4 và 5 của Xilinx bao gồm các nhân xử lý, hỗ trợ thiết kế ứng dụng SoC.
NGÔN NGỮ VHDL
VHDL là ngôn ngữ mô tả phần cứng chuyên dụng cho các mạch tích hợp tốc độ cao, được phát triển để hỗ trợ trong việc thiết kế và mô phỏng hệ thống phần cứng.
VHSIC (Very High Speed Integrated Circuit) là một sáng kiến của Bộ Quốc phòng Mỹ nhằm phát triển VHDL, một ngôn ngữ mô phỏng phần cứng tiêu chuẩn Mục tiêu của VHDL là tăng tốc độ thử nghiệm các hệ thống số và dễ dàng ứng dụng chúng vào thực tế.
VHDL được ba công ty Intermetics, IBM và Texas Instruments nghiên cứu và phát triển bắt đầu từ tháng 7 năm 1983, với phiên bản đầu tiên được công bố vào tháng 8 năm 1985 Sau đó, VHDL đã được đề xuất cho tổ chức IEEE xem xét nhằm trở thành một tiêu chuẩn chung, và vào năm 1987, tiêu chuẩn VHDL chính thức được công nhận bởi IEEE.
VHDL được phát triển nhằm giải quyết các thách thức trong việc phát triển, thay đổi và lập tài liệu cho hệ thống số Là một ngôn ngữ độc lập, VHDL không bị ràng buộc với bất kỳ phương pháp thiết kế, bộ mô tả hay công nghệ phần cứng nào Điều này cho phép các nhà thiết kế tự do lựa chọn công nghệ và phương pháp thiết kế, trong khi vẫn sử dụng một ngôn ngữ duy nhất.
Chương trình trong VHDL có thể được viết theo nhiều cấu trúc khác nhau: Ngẫu nhiên, tuần tự, nối chân, định thời chỉ rõ, ngôn ngữ sinh dạng sóng
VHDL là ngôn ngữ phân cấp cho hệ thống số, cho phép mô phỏng các kết nối giữa các khối, trong đó mỗi khối có thể được thực hiện bởi các khối con nhỏ hơn.
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 17
- Cung cấp một cách mềm dẻo các phương thức thiết kế trên xuống, dưới lên, hoặc tổ hợp cả hai
- Cung cấp cả hai mode đồng bộ và không đồng bộ
- Linh hoạt trong kĩ thuật mô phỏng số như sử dụng biểu đồ trạng thái, thuật toán, các hàm Boolean
VHDL, được phát triển dưới sự bảo trợ của chính phủ Mỹ, hiện là tiêu chuẩn của IEEE và được nhiều nhà sản xuất thiết bị cùng nhà cung cấp công cụ thiết kế mô phỏng hệ thống hỗ trợ.
- VHDL cung cấp 3 kiểu mẫu viết khác nhau: structural, dataflow và behavioral
- Không giới hạn về độ lớn của thiết kế khi sử dụng ngôn ngữ
VHDL hoàn toàn độc lập với công nghệ chế tạo phần cứng, cho phép mô tả hệ thống ở mức cổng có thể chuyển đổi thành các bản tổng hợp mạch khác nhau Điều này giúp ứng dụng VHDL linh hoạt cho các hệ thống đã thiết kế, bất kể công nghệ chế tạo phần cứng mới ra đời.
- Khả năng định nghĩa kiểu dữ liệu mới cung cấp một công cụ hữu hiệu cho thiết kế và mô phỏng công nghệ mới với một mức rất cao
1.2.3 Cấu trúc một mô hình hệ thống sử dụng ngôn VHDL
VHDL là ngôn ngữ mô tả phần cứng, cho phép mô hình hóa các hệ thống số từ đơn giản như cổng logic đến phức tạp như hệ thống hoàn chỉnh Các khối xây dựng trong VHDL được gọi là khối thiết kế, và có ba loại khối thiết kế chính.
- Khai báo Entity (Thực thể)
- Khai báo Architecture (Kiến trúc)
- Khai báo Configuration (Cấu hình)
- Đôi khi ta s ử d ụ n g c á c g ó i (Packages) và mô hình kiểm tra hoạt động của hệ thống (Testbench) a.Entity(Thựcthể)
Khai báo thực thể trong VHDL định nghĩa các chỉ tiêu bên ngoài của một phần tử hoặc hệ thống Việc khai báo Entity xác định tên của phần tử đó, giúp người dùng dễ dàng nhận diện và sử dụng trong thiết kế.
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 18
Entity là một thành phần quan trọng trong hệ thống, và nó giao tiếp với môi trường bên ngoài thông qua các cổng vào/ra Các cổng này đóng vai trò như các tín hiệu, cho phép entity tương tác hiệu quả Ví dụ, một mạch bán tổng có thể được minh họa qua hình ảnh dưới đây.
Khai báo Entity như sau: entity HALF-ADDER is port ( A, B : in BIT;
SUM, CARRY : out BIT); end HATF-ADDER;
Bộ bán cộng này gồm có hai đầu vào là A và B; và hai đầu ra là SUM và
CARRY, BIT là một kiểu cấu trúc ngôn ngữ được định nghĩa trước của FPGA b.Architecture(Kiếntrúc)
Phần thứ hai trong mã nguồn VHDL là khai báo Architecture, và mỗi khai báo Entity cần có ít nhất một Architecture tương ứng Khai báo Architecture trong chương trình phải bao gồm tên của Architecture và một số thông tin liên quan.
Trong chương trình, Entity đóng vai trò quan trọng Phần thân của Architecture bao gồm các khai báo về tín hiệu, phần tử và các hàm, thủ tục mô tả hoạt động của hệ thống Tên gọi của Architecture được đặt theo ý muốn của người viết chương trình Cấu trúc bên trong của hệ thống rất đa dạng.
Architecture có thể được viết theo một trong số các kiểu mẫu sau:
-Tập hợp kết nối bên trong của các thiết bị
-Tập các câu lệnh ngẫu nhiên
-Tập các câu lệnh tuần tự
-Kết hợp của ba dạng trên
Các kiểu mô hình này sẽ được mô tả cụ thể như sau:
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 19
Kiểu này được xây dựng từ một tập hợp các thành phần kết nối, ví dụ như bộ bán tổng (half-adder) Cấu trúc kiến trúc HA-STRUCTURE của bộ bán tổng bao gồm thành phần XOR2 với các cổng đầu vào X và Y (là BIT) và cổng đầu ra N (là BIT).
Port (L, M : in BIT; N : out BIT);
Trong kiểu luồng dữ liệu này, các phép gán đồng thời được sử dụng để biểu diễn luồng dữ liệu qua Entity Ví dụ dưới đây minh họa kiểu luồng dữ liệu của bộ bán cộng.
Architecture DATAFLOW of HALF-ADDER is Begin
Trong ví dụ này kiểu luồng dữ liệu sử dụng hai phép gán tín hiệu đồng thời
Trong phép gán tín hiệu, ký hiệu sử dụng là “ All Programs > Xilinx ISE 9.2i > Project Navigator để khởi động chương trình Vào File > New Project cửa sổ hướng dẫn hiện ra như hình 2.4 ở bên dưới:
Project Name: Đặt tên project Project location : Nơi chứa project Click
Next, cửa sổ mới hiện ra như hình 2.5 ở bên dưới:
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 35
Hình 2.5 Lựa chọn thiết bị cho chương trình Ô Family : chọn Spartan3E Ô Device : chọn XC3S500E Ô Package : chọn FG320
Tiếp tục click Next , Next cửa mới hiện ra, chọn thanh : New Source
Khi cửa sổ mới xuất hiện, bạn hãy chọn "VHDL Module" để viết mã VHDL; nếu bạn muốn viết bằng Verilog, hãy chọn "Verilog Module" Hướng dẫn sẽ hiển thị như hình 2.6 bên dưới.
Hình 2.6 Thêm Module vào chương trình
Chọn tên file vhdl ở ô File name (ở đây ta đang tạo bộ đếm nên chọn tên làcounter)
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 36
Tiếp tục click Next Cửa sổ mới hiện ra , ta sẽ chọn giao diện cho vào ra cho khối counter:
Cột Port Name để chọn tên cổng
Cột Direction để chọn chân là lối vào, lối ra hay cả hai vào/ra
Cột Bus : nếu dùng bus thì tréo vào ô này Ở đây, bộ đếm của ta có ngõ ra là một port 4 bit nên ta chéo ô này
Tiếp tục ấn Next -> Next -> Finish , cuối cùng ta được kết quả như hình 2.7 như sau:
Sau đó ta viết code vào ta sẽ được như hình 2.8 dưới đây :
Chú ý việc gắn chân : Chọn User Constraints Edit Constraints(Text) (kích chuột phải vào vào chọn open without updating sau đó gắn chân như hình 2.9 dưới:
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 37
Tại cửa sổ process: Symthesis_XST Check Syntax được kết quả như hình
Hình 2.10 kiểm tra mã nguỗn
Chọn Implement Design được kết quả như hình 2.11 sau :
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 38
Hình 2.11 Kiểm tra việc gắn chân
Nạp vào FPGA như hình 2.12 bên dưới:
Hình 2.12 Thực hiện kết nối và nạp chương trình vào kit
Tại Generate Programming FileConfigure Deveice
Xuất hiện của sổ ISE iMPACT gán vào khối hình ROM đầu tiên và quan sát kết quả đàu ra trên Kit Spartan 3E
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 39
THIẾT KẾMẠCH LOGIC VÀ MỘT SỐ ỨNG DỤNG KẾT NỐI CỦA FPGA TRÊN KIT SPARTAN 3E
Thiết kế mạch logic
a.Thiết kế mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực cao
Bảng trạng thái sơ đồ khối
Chương trình code: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity machgiaima24 is
Port ( I : in STD_LOGIC_VECTOR (1 downto 0);
Q : out STD_LOGIC_VECTOR (3 downto 0)); end machgiaima24; architecture Behavioral of machgiaima24 is begin
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 40
END PROCESS; end Behavioral; b Thiết kế mạch mã hóa 4 đường sang 2 đường với ngõ vào tích cực cao
Bảng trạng thái: Sơ đồ khối:
Chương trình code: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity machmahoa42 is
Port ( I : in STD_LOGIC_VECTOR (3 downto 0);
Q : out STD_LOGIC_VECTOR (1 downto 0)); end machmahoa42; architecture Behavioral of machmahoa42 is begin
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 41
END PROCESS; end Behavioral; c.Thiết kế mạch giải mã đa hợp 1 ngõ vào 4 ngõ ra 2 lựa chọn
Bảng nguyên lý Sơ đồ khối
Chương trình code: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity madahop is
S : in STD_LOGIC_VECTOR (1 downto 0);
Q : out STD_LOGIC_VECTOR (3 downto 0));
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 42 end madahop; architecture Behavioral of madahop is begin
END PROCESS; end Behavioral; d.Thiết kế mạch giải mã led 7 đoạn loại anode chung
Số Ngõ vào Ngõ ra Số
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 43
Chương trình code: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaimaled7doan is
Port ( I : inSTD_LOGIC_VECTOR (3 downto 0);
Y : outSTD_LOGIC_VECTOR (6 downto 0)); end giaimaled7doan; architecture Behavioral of giaimaled7doan is begin
9 1 0 0 1 0 0 1 0 0 0 0 10 Tắt 1 0 1 0 1 1 1 1 1 1 1 7F Tắt 1 0 1 1 1 1 1 1 1 1 1 7F Tắt 1 1 0 0 1 1 1 1 1 1 1 7F Tắt 1 1 0 1 1 1 1 1 1 1 1 7F Tắt 1 1 1 0 1 1 1 1 1 1 1 7F Tắt 1 1 1 1 1 1 1 1 1 1 1 7F
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 44 when “0001” => Y Y Y Y Y Y Y Y Y Y Q Q Q Q null; end case; end process; end Behavioral; f Thiết kế Flip Flop D
Bảng chân lý Sơ đồ khối
Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 46 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity D is
QD : out STD_LOGIC); end D; architecture Behavioral of D is
SIGNAL QT: STD_LOGIC; begin
IF CLK='0' AND CLK'EVENT THEN QT