Datasheet AD7753 dịch sang tiếng việt giúp học sinh có cái nhìn sâu hơn về bộ đo năng lượng giá rẻ nhưng có độ chính xác rất cao. Nghiên cứu về AD7753 tạo ra cái nhìn tổng quan về hệ thống đo và thu thập dữ liệu về năng lượng, công suất và chất lượng điện xoay chiều.
DATASHEET - ADE7753 IC ĐO ĐA NĂNG ĐƠN PHA CÙNG VỚI CẢM BIẾN GIAO TIẾP di/dt ĐẶC TRƯNG Độ xác cao, hỗ trợ tiêu chuẩn IEC 60687/61036/61268 IEC 6205321/62053-22/62053-23 Bộ tích hợp số chip cho phép giao tiếp trực tiếp với cảm biến dòng có đầu di/dt Mộ PGA kênh dòng điện cho phép giao tiếp trực tiếp với shunt biến áp dòng Các ứng dụng đo cơng suất tích cực, cơng suất phản kháng, cơng suất biểu kiến; lấy mẫu dạng sóng; đo dòng điện điện áp hiệu dụng Lỗi nhỏ 0.1% phép đo lượng tích cực dải động 1000 tới 250C Chỉ có sẵn chế độ lượng tích lũy dương Người sử dụng lạp trình ngưỡng đột biến điện áp dây theo dõi SAG, PSU Hiệu chỉnh số cho công suất, phase độ lệch đầu vào Cảm biến nhiệt độ chip (thông thường ±30C) Giao tiếp nối tiếp SPI Xung đầu lập trình tần số Có u cầu ngắt chân IRQ ghi trạng thái Tham chiếu 2.4V với khả cải tiến bên ngồi Nguồn đơn 5V cơng suất thấp (thơng thường 25mW) MÔ TẢ CHUNG Các đặc trưng chủ yếu ADE7753 ADC DSP với độ xác cao điều kiện mơi trường thay đổi lớn thời gian dài ADE7753 kết hợp hai ADC giống 16bit -Δ, tích hợp số (trên kênh 1), mạch tham chiếu, cảm biến nhiệt độ tất xử lý tín hiệu cần thiết để thực phép đo lượng tích cực, phản kháng, biểu kiến, đo chu kỳ điện áp dây, tính tốn hiệu dụng dòng điện điện áp Bảng chọn lựa tích hợp số chip tạo khả giao tiếp trực tiếp với cảm biến dòng điện di/dt cuộn Rogowski mà khơng cần phải có tích hợp tương tự bên ngồi đo đạt độ ổn định lâu dài kết hợp pha tốt kênh dòng điện điện áp ADE7753 cung cấp giao tiếp nối tiếp để đọc liệu đầu xung tần số (CF) tỷ lệ thuận với công suất tích cực Các tính hiệu chuẩn hệ thống khác nhau, offset kênh xác, hiệu chuẩn pha, hiệu chuẩn cơng suất đảm bảo độ xác cao Phần phát thay đổi điện áp cao thấp thời gian ngắn Chế độ tích lũy “theo chiều dương” cho phép tùy chọn tích lũy lượng phát thấy lượng dương Một ngưỡng không tải bên đảm bảo thiết bị creep khơng có tải Đầu zero-crossing (ZX) tạo xung để đồng với điểm zero-crossing điện áp dây Tín hiệu sử dụng nội chế độ tích lũy lượng rõ ràng hoạt động chu kỳ dòng, cho phép hiệu chuẩn nhanh Thanh ghi trạng thái ngắt hiển thị ngắt tự nhiên ghi cho phép ngắt điều khiển kiện tạo đầu chân IRQ, open-drain, đầu logic tích cực mức thấp ADE7753 đóng gói sẵn dạng chân 20-lead SSOP THUẬT NGỮ Lỗi đo lường Lỗi kết hợp với phép đo lượng tạo ADE7753 định nghĩa theo công thức đây: Lỗi pha kênh Bộ tích hợp số lọc thơng cao (HPF) kênh có đáp ứng pha khơng lý tưởng Để offset đáp ứng pha cân đáp ứng pha kênh, hai mạng điều chỉnh pha đặt kênh 1: cho tích hợp số cho HPF Các mạng điều chỉnh pha với đáp ứng pha thành phần tương ứng đảm bảo kết hợp pha kênh (dòng điện) kênh (điện áp) nằm khoảng ±0.10 dải 45Hz tới 65Hz với tích hợp số tắt Với tích hợp số bật, pha điều chỉnh khoảng ±0.40 dải 45Hz tới 65Hz Sự loại bỏ nguồn cấp (Power Supply Rejection) Điều định lượng lỗi đo lường ADE7753 đọc theo phần trăm nguồn cấp thay đổi Đối với phép đo PSR ac, giá trị đọc nguồn cấp thông thường (5V) thực Giá trị đọ thứ hai lấy với mức tín hiệu đầu vào tín hiệu ac (175mV rms/120Hz) đưa vào nguồn cấp.Mọi lỗi đưa vào từ tín hiệu ac biểu thị theo giá trị phần trăm – xem định nghĩa lỗi đo lường Đối với phép đo PSR dc, giá trị đọc thứ lấy từ nguồn cấp thông thường (5V) Giá trị đọc thứ hai lấy với mức tín hiệu đầu vào nguồn cấp thay đổi ±5% Bất kỳ lỗi đưa lần biểu diễn giá trị phần trăm Lỗi offset ADC Lỗi offset kết hợp từ đầu vào tương tự tới ADC Có nghĩa với đầu vào tương tự kết nối tới AGND, ADC cho thấy tín hiệu đầu vào tương tự Cường độ offset phụ thuộc vào hệ số khuếch đại chọn lựa dải đầu vào – xem phần đặc tính hiệu xuất điển hình Tuy nhiên, HPF1 bật, offset loại bỏ khỏi kênh (dòng điện) tính tốn cơng suất khơng bị ảnh hưởng offset Offset bị loại bỏ thực hiệu chuẩn offset – xem chương đầu vào tương tự Lỗi hệ số khuếch đại Sự sai lệch đo code đầu ADC (offset âm) code đầu lý tưởng – xem phần ADC kênh ADC kênh Nó đo dải đầu vào kênh (0.5V, 0.25V, 0.125V) Các sai khác thể tỷ lệ phần trăm code lý tưởng Hình mơ tả làm để đọc giá trị VRMS IRMS đồng với zero-crossing đầu vào điện áp Bù điện áp rms thực sau lọc LPF3 (nhìn hình 56) Ở đây: VRMS0 phép đo không hiệu chỉnh offset VRMS tuyến tính từ full-scale tới full-scale/20 Để hiệu chuẩn offset, cần phải thực hai phép đo VRMS, cho ví dụ, Vnominal Vnominal/10 Vnominal thiết lập nửa dải đầu vào tương tự full-scale tuyến tính giá trị đọc VRMS nhỏ Vnominal/10 Ở VRMS1 VRMS2 giá trị ghi rms không hiệu chỉnh offset cho đầu vào V1 V2 tương ứng Nếu dải 12-bit ghi bù VRMSOS không đủ, ghi offset kênh điện áp CH2OS sủ dụng để điều chỉnh offset VRMS Bù dòng điện rms thực trước lấy bậc hai: Ở đây, IRMS0 phép đo rms khơng hiệu chỉnh Phép tính dòng rms tuyến tính từ full-scale tới full-scale/100 Để hiệu chỉnh offset cần phải có hai phép đo IRMS, cho ví dụ, Ib IMAX/50 IMAX cài đặt nửa dải đầu vào tương tự full-scale giá trị đọc IRMS tuyến tính nhỏ IMAX/50 Ở đây, IRMS1 IRMS2 giá trị ghi không điều chỉnh offset cho đầu vào I1 I2 tương ứng Năng lượng biểu kiến Sự hiệu chuẩn mức tăng lượng biểu kiến cung cấp cho điều chỉnh mức tăng đo cho cài đặt số Vah/LSB VADIV tương tự CFDEN hiệu chuẩn watt-giờ Nó nên thiết lập giống tất đo xác định số VAh/LSB VAGAIN dùng để hiệu chuẩn đo Hiệu chuẩn mức tăng lượng biểu kiến nên thực trước hiệu chỉnh offset rms để sử dụng hiệu điểm thử nghiệm dòng điện Sự bù mức tăng lượng biểu kiến mức tăng watt yêu cầu thử nghiệm Ib hiệu chỉnh rms offset watt yêu cầu dòng điện thấp Sự hiệu chuẩn mức tăng lượng biểu kiến hồn thành thời gian giống hiệu chuẩn mức tăng watt-giờ sử dụng tích lũy chu kỳ dây Trong trường hợp này, ghi lượng biểu kiến tích lũy chu kỳ dây LAENERGY LVAENERGY đọc theo ngắt tích lũy chu kỳ dây Hình 87 trình bay sơ đồ để hiệu chuẩn đồng thời lượng tác dụng lượng biểu kiến Thời gian tích lũy xác định từ cơng thức 37 chhu kỳ dây xác định từ ghi PERIOD theo công thức 38 Vah đại diện ghi VAENERGY là: Hằng số VAh/LSB xác minh sử dụng cơng thức: Năng lượng phản kháng Năng lượng phản kháng có sẵn chế độ tích lũy dây ADE7753 Năng lượng phản kháng tích lũy số lượng nửa chu kỳ dây LINECYC chứa ghi LVARENERGY Trong ADE7753, lọc thông thấp Hz kênh dòng điện thực cho việc tính tốn cơng suất phản kháng Điều tạo góc dịch pha 900 cần để tính tốn cơng suất phản kháng Bộ lọc đưa vào 1/f suy giảm lượng phản kháng tích lũy Bộ bù cho suy giảm thực bên vi điều khiển Vi điều khiển sử dụng ghi LVARENERGY để tạo xung đầu tương tự xung CF cho lượng phản kháng Để tạo xung VAR, số impulse/VARh cần phải xác định Hệ số hiệu chỉnh suy giảm 1/f xác định việc so sánh tỷ lệ tích lũy lượng phản kháng danh định với giá trị kỳ vọng Hệ số hiệu chỉnh suy giảm nhân với giá trị ghi LVARENERGY với chế độ tích lũy dây ADE7753 Tỷ lệ impulse/LSB dùng để chuyển đổi giá trị ghi LVARENERGY đến đầu xung biểu diễn đơn vị impulses/VARh VARh/LSB Ở thời gian tích lũy tính từ cơng thức 37 Chu kỳ dây xác định từ ghi PERIOD theo công thức 38 Do VAR xác định từ giá trị ghi LVARENERGY: Hệ số PERIOD50Hz/PERIOD công thức VAR trước hệ số hiệu chỉnh cho suy giảm tần số 1/f lọc thông thấp Số hạng PERIOD50Hz tham khảo từ cu kỳ dây qua trình hiệu chuẩn đại diện tần số khác 50Hz TẦN SỐ CLKIN Trong datasheet này, đặc tuyến ADE7753 trình bày tần số CLKIN với 3.579545 MHz Tuy nhiên, ADE7753 thiết kế để có xác giống tần số CLKIN dải định Nếu tần số CLKIN 3.579545 MHz, đặc tính thời gian biến thiên lọc cần phải định nghĩa lại theo tần số Cho ví dụ, tần số cutoff tất lọc số LPF1, LPF2 HPF1 dịch tỷ lê với đổi tần số CLKIN theo công thức đây: Thay đổi tần số CLKIN không ảnh hưởng tới đặc tuyến thời gian cảu giao tiếp nối tiếp liệu truyền đồng với tín hiệu xung nối tiếp (SCLK) Nhưng cần phải để ý đến thời gian đọc / ghi liệu truyền nối tiếp – xem đặc tuyến thời gian ADE7753 bảng Bảng 11 liệt kê biến thiên thời gian bị ảnh hưởng tần số CLKIN CHỨC NĂNG TẠM DỪNG CỦA ADE7753 Từng phận mạch tương tự số tạm dừng Từng phần tương tự ADE7753 tạm dừng cách cài đặt bít ASUSPEND (Bit 4) ghi chế độ tới mức logic cao xem phần ghi chế độ (0x09) Trong chế độ tạm dừng, tất mẫu dạng sóng từ ADC thiết lập Mạch số tạm dừng cách dừng đầu vào CLKIN trì mức logic cao thấp pin CLKIN ADE7753 kích hoạt lại cách khơi phục đầu vào CLKIN thiết lập bít ASUSPEND tới mức logic thấp THANH GHI CHECKSUM ADE7753 có ghi checksum (CHECKSUM[5:0]) để đảm bảo bít liệu nhận hoạt động đọc lỗi tiếp không bị hỏng 6-bit ghi checksum đươc khởi động trước bít (MSB ghi cần đọc) đặt lên chân DOUT Trong suốt hoạt động đọc nối tiếp, bit liệu có sẵn cạnh lên SCLK, bít thêm vào ghi checksum Ở hoạt động đọc nối tiếp cuối cùng, nội dung ghi checksum với tổng tất các ghi đọc trước Sử dụng ghi checksum, người sử dụng xác định lỗi xuất suốt thời gian đọc trước Chú ý hành động đọc ghi checksum tạo checksum thân ghi checksum GIAO TIẾP NỐI TIẾP ADE7753 Tất chức ADE7753 truy cập thông qua ghi bên chip xem hình 89 Nội dung ghi cập nhật đọc sử dụng giao tiếp nối tiếp chip Sau bật nguồn nhấn nút reset tạo sườn xuống CS, ADE7753 đặt vào chế độ giao tiếp Trong chế độ giao tiếp, ADE7753 mong muốn ghi vào ghi truyền thơng Dữ liệu ghi tới ghi truyền thông xác định việc truyền liệu đọc hay ghi truy cập ghi Do tất hoạt động truyền liệu với ADE7753 dù đọc hay ghi đầu phải bắt đầu với việc ghi vào ghi truyền thông Thanh ghi truyền thông ghi có độ dài bit MSB xác định xem liệu hoạt động truyền liệu đọc hay ghi LSB chứa địa ghi cần truy cập – xem chương ghi truyền thơng để mơ tả chi tiết Hình 90 hình 91 trình bày trình tự truền thơng liệu với hoạt động đọc ghi tương ứng Sau trình truyền liệu (đọc ghi) hồn thành, ADE7753 trở chế độ truyền thơng Một q trình truyền liệu hồn thành LSB ghi ADE7753 truyền (đọc ghi) tới từ ADE7753 hoàn thành Giao tiếp nối tiếp ADE7753 tạo lên từ đường tín hiệu: SCLK, DIN, DOUT, CS Xung nối tiếp cho trình truyền liệu đặt chân đầu vào logic SCLK Đầu vào logic có kiến trúc đầu vào Schmitt-trigger cho phép làm chậm cạnh xung lên (và xuống) để sử dụng Tất hoạt động truyền liệu đồng với xung nối tiếp Dữ liệu dịch vào ADE7753 đầu vào logic DIN cạnh xuống SCLK Dữ liệu dịch khỏi ADE7753 đầu logic DOUT cạnh lên SCLK Đầu vào logic CS để chọn chip Đầu vào sử dụng nhiều thiết bị chia bus nối tiếp Một cạnh xung xuống chân CS reset giao tiếp nối tiếp đặt ADE7753 vào chế độ truyền thông Đầu vào CS phải đưa mức thấp tồn q trình truyền liệu Việc đưa chân CS lên mức cao hoạt động truyền liệu hủy bỏ việc truyền đưa bus trạng thái trở kháng cao Đầu vào logic CS có định mức thấp có ADE7753 kết nối tới bus Tuy nhiên, với việc cố định CS mức thấp, tất cài đặt hoạt động truyền nhận liệu ban đầu cần phải hoàn thành đầy đủ…LSB ghi cần phải truyền khơng có cách khác để đưa ADE7753 trở lại chế độ truyền thông Hoạt động ghi nối tiếp ADE7753 Trình tự ghi nối tiếp diễn Cùng với ADE7753 chế độ truyền thông (đầu vào logic CS mức thấp), hành động ghi tới ghi truyền thông diễn MSB byte truyền đặt 1, biểu thị hoạt động truyền liệu hành động ghi Các LSB byte chứa địa ghi cần ghi đến ADE7753 bắt đầu dịch liệu ghi vào cạnh xuống SCLK Tất bít lại liệu ghi dịch vào cạnh xuống xung SCLK sau – xem hình 92 Như giải thích từ trước, việc ghi liệu cài đặt ban đầu cách ghi tới ghi truyền thơng theo sau liệu Trong suốt hoạt động ghi liệu tới ADE7753, liệu truyền tới tất ghi chíp với byte thời gian Sau byte truyền vào cổng nối tiếp, có khoảng thời gian trễ để byte truyền vào ghi chip ADE7753 Mặc dù byte khác truyền tới cổng nối tiếp bắt đầu byte trước bắt đầu truyền tới ghi chip, việc truyền byte thứ hai không nên kết thúc byte trước kết thúc truyền 4µS Chức biểu diễn thơng số kỹ thuật thời gian t6 – xem hình 92 Nếu hoạt động ghi bị hủy bỏ suốt trình truyền byte (CS lên mức cao), byte khơng ghi tới ghi đích Các ghi đích có độ dài lên tới byte – xem bảng mô tả ghi ADE7753 Do byte dịch vào cổng nối tiếp DIN truyền tới MSB (byte có nghĩa nhất) ghi đích Nếu, cho ví dụ, địa đích có ghi rộng 12 bit cần phải diễn hoạt động truyền liệu 2-byte Giả sử liệu đến đúng, trường hợp này, MSB byte bỏ qua byte LSB byte ghi vào ADE7753 MSB ghi word 12bit Hình 93 mơ tả ví dụ Hoạt động đọc nối tiếp Trong suốt hoạt động đọc liệu từ ADE7753, liệu dịch đầu logic DOUT cạch xung lên SCLK Giống trường hợp với hoạt động ghi liệu, trình đọc liệu cần phải thực ghi tới ghi truyền thông Với ADE7753 chế độ truyền thơng (logic CS mức thấp), bít ghi tới ghi truyền thông diễn MSB byte truyền 0, biểu thị hoạt động truyền liệu trình đọc Các LSB byte chứa địa ghi cần đọc ADE7753 bắt đầu dịch liệu ghi cạnh lên SCLK – xem hình 94 Ở điểm này, đầu logic DOUT vào trạng thái trở kháng cao bắt đầu điều khiển bus liệu Tất bit lại liệu ghi dịch cạnh xung lên SCLK Giao tiếp nối tiếp quay chế độ giao tiếp sớm hoạt động đọc hồn thành Ở thời điểm này, đầu logic DOUT vào trạng thái trở kháng cao cạnh xuống xung SCLK sau Hoạt động đọc bị hủy bỏ cách cho đầu vào logic CS lên cao trước việc truyền liệu hoàn thành Đầu DOUT vào trạng thái trở kháng cao cạnh xung lên CS Khi ghi ADE7753 đánh địa cho hoạt động đọc, toàn nội dung ghi truyền tới cổng nối tiếp Điều cho phép ADE7753 tới chỉnh sửa ghi chip mà khơng cỏ rủi ro việc làm hỏng liệu suốt trình truyền nhiều byte Chú ý hoạt động đọc theo sau hoạt động ghi, lệnh đọc (ghi tới ghi giao tiếp) không nên thực trước 4µS trơi qua sau lệnh ghi cuối Nếu lệnh đọc gửi 4µS sau lệnh ghi xong byte cuối hoạt động ghi bị Sự hạn chế thời gian cho thông số kỹ thuật thời gian t9 CÁC THANH GHI ADE7753 CÁC MÔ TẢ THANH GHI ADE7753 Tất chức ADE7753 truy cập qua ghi Mỗi ghi truy cập cách ghi vào ghi giao tiếp sau đến truyền nhận với ghi liệu Một mô tả đầy đủ giao thức giao tiếp nối tiếp giới thiệu phần trước THANH GHI GIAO TIẾP Thanh ghi giao tiếp gồm bit, ghi ghi, điều khiển truyền nhận liệu nối tiếp ADE7753 vi xử lý Tất hoạt động truyền nhận liệu để bắt đầu việc ghi tới ghi giao tiếp Dữ liệu ghi tới ghi giao tiếp xác định liệu hoạt động sau đọc hay ghi tới ghi cần truy cập Bảng 13 phác thảo định bit cho ghi truyền thông THANH GHI CHẾ ĐỘ (0x09) Chức ADE7753 cấu hình cách ghi tới ghi chế độ Bảng 14 mô tả chức bit ghi THANH GHI TRẠNG THÁI NGẮT (0x0B), THANH GHI TRẠNG THÁI NGẮT RESET(0x0C), THANH GHI CHO PHÉP NGẮT (0x0A) Thanh ghi trạng thái ngắt dùng để MCU xác định nguồn yêu cầu ngắt (IRQ) Khi kiện ngắt xuất ADE7753, cờ tương ứng ghi trạng thái ngắt thiết lập mức logic cao Nếu bít cho phép với cờ logic ghi cho phép ngắt, đầu logic IRQ tích cực mức thấp Khi MCU phục vụ ngắt, cần phải thực đọc từ ghi trạng thái ngắt để xác định nguồn ngắt THANH GHI CH1OS (0x0D) Thanh ghi CH1OS có độ lớn bit, ghi cho phép đọc / ghi MSB ghi dùng để on/off tích phân số kênh 1, bít tới bit hiển thị số lượng hiệu chỉnh offset kênh Bảng 16 tổng hợp chức ghi