Thiết kế bộ nhân Vedic 16x16 sử dụng bộ cộng SQR Brent Kung và Modified

NHIỆM VỤ VÀ NỘI DUNG: - Nghiên cứu các phương pháp cộng đã và đang sử dụng - Nghiên cứu bộ nhân Vedic, thiết kế bộ nhân Vedic sử dụng các bộ cộng song song mới mô phỏng kết quả bằng Mod

Trang 1

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA

KHOA ĐIỆN - ĐIỆN TỬ Bộ MÔN ĐIỆN

TỬ oOo

Trang 2

CÔNG TRÌNH ĐƯỢC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA - ĐHQG - HCM

Cán bộ hướng dẫn khoa học: TS TRẦN HOÀNG LINH Cán bộ chấm nhận xét 1:

TS Bùi Trọng Tú Cán bộ chấm nhận xét 2: TS Nguyễn Minh Son

Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 05 tháng 07 năm 2019

Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm:

(Ghi rõ họ, tên, học hàm, học vị của Hội đồng chấm bảo vệ luận văn thạc sĩ)

1 PGS TS Hoàng Trang

2 TS Bùi Trọng Tú

3 TS Nguyễn Minh Sơn

4 TS Trương Quang Vinh

5 TS Nguyễn Lý Thiên Trường

Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên ngành sau khi luận văn đã được sửa chữa (nếu có)

Trang 3

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

- —

NHIỆM VỤ LUẬN VĂN THẠC SĨ

Ngày, tháng, năm sinh: 24/11/1987 Nơi sinh: Hải Dương

I TÊN ĐỀ TÀI: Thiết kế bộ nhân Vedic 16x16 sử dụng bộ cộng SQR Brent Kung và Modified Kogge-Stone

II NHIỆM VỤ VÀ NỘI DUNG:

- Nghiên cứu các phương pháp cộng đã và đang sử dụng

- Nghiên cứu bộ nhân Vedic, thiết kế bộ nhân Vedic sử dụng các bộ cộng song song mới mô phỏng kết quả bằng ModelSim

- Nghiên cứu, thiết kế sơ đồ sơ đồ nhân Vedic bằng Virtuoso tool dựa trên các bộ cộng khác nhau và cải tiến các bộ cộng, tính toán độ trễ, công suất tìm ra bộ nhân tối ưu nhất

III NGÀY GIAO NHIỆN VỤ: 11/02/2019

IV NGÀY HOÀN THÀNH NHIỆM VỤ: 02/06/2019

V CÁN Bộ HUỚNG DẪN: Tiến Sỹ Trần Hoàng Linh

CÁN Bộ HUỚNG DẪN

Tp.HCM, ngày tháng năm 2019

CHỦ NHIỆM Bộ MÔN

TRUỞNG KHOA

Trang 4

Luận văn thạc sĩ GVHD: TS Trần Hoàng Linh

LỜI CẢM ƠN

Trước hết, tôi muốn gửi lời cám ơn chân thành với TS Trần Hoàng Linh người ân cần

và nhiệt tình hướng dẫn và giúp đỡ tôi trong quá trinh thực hiện Luận văn tốt nghiệp này Thầy không những đã định hướng cho tôi ý tưởng giải quyết các khó khăn gặp phải mà còn dành nhiều thời gian để giúp tôi có thể hoàn thành được luận văn đúng thời hạn Tôi cũng muốn cám ơn các thầy cô trong Hội Đồng Luận Văn đã dành thời gian để đọc báo cáo về đề tài của tôi đồng thời góp thêm ý kiến để luận văn của tôi hoàn thiện hơn

Cuối cùng, tôi muốn cám ơn gia đĩnh và bạn bè đã tạo điều kiện tốt nhất để tôi có thể hoàn thành tốt Đe tài luận văn này

TÁC GIẢ

Nguyễn Mạnh Tuấn

Trang 5

TÓM TẮT LUẬN VĂN

Luận văn này trình bày một phuơng pháp cải tiến phép nhân Vedic dựa trên việc sử dụng các bộ cộng thành phần đang đuợc phát triển (Modified Kogge Stone và Brent Kung) Kết quả nhận đuợc phuơng pháp nhân mới, sẽ đuợc so sánh với phép nhân sử dụng các bộ cộng truyền thống (Ripple Carry Adder, Carry Save Adder) về phuơng diện độ trễ, đua ra bộ nhân Vedic có sự tối uu về mặt tốc độ Sau đó bằng việc

sử dụng các phuơng pháp thiết kế cổng logic mới (new XOR-XNOR gate) ta sẽ áp dụng trên bộ nhân có tốc độ tốt nhất nhằm làm giảm công suất xuống mức có thể chấp nhận đuợc

This dissertation presents a method to improve Vedic multiplication based on the use of the adder components that are being developed (Modified Kogge Stone and Brent Kung) The results of obtaining a new multiplication method that will be compared with multiplication using traditional adders (Ripple Carry Adder, Carry Save Adder) in delay, giving the Vedic multiplier with speed optimization Then by using the new logic gate design methods (new XOR-XNOR gate), we will apply on the best speed multiplication to reduce the power down to an acceptable level

Trang 6

MỤC LỤC

CHƯƠNG 1 MỞ ĐẦU 1

1.1 LÝ DO CHỌN ĐỀ TÀI 1 1.2 T ÌNH HÌNH NGHIÊN CỨU 3

1.3 N HIỆM VỤ LUẬN VĂN 3

CHƯƠNG 2 Cơ SỞ LÝ THUYẾT 5

2.1 B ỘNHÂNVEDIC 5

2.2 CÁC CHỈ số CẦN ĐO 8

2.2.1 Độ trễ 8

2.2.2 Công suất 9

CHƯƠNG 3 THIẾT KẾ CHỨC NĂNG VÀ THIẾT KẾ LOGIC 11

3.1 CÁC BỘ CỘNG ĐƯỢC SỬ DỤNG THIẾT KẾ CÁC BỘ NHÂN VEDIC11 3.1.1 Thiết kế 1: sử dụng Ripple Carry Adder(RCA) 11

3.1.2 Thiết kế 2: sử dụng Carry Save Adder 12

3.1.3 Thiết kế 3: sử dụng Bren Kung Adder 13

3.1.4 Thiết kế 4: sử dụng Kogge Stone 16

3.1.5 Thiết kế 5: sử dụng Modified Kogge Stone Adder 18

3.1.6 Thiết kế 6: sử dụng Modified Kogge Stone Adder và Regular Square Root Brent Kung Carry Select Adder 19

3.2 Q UY TRÌNH THIẾT KẾ BỘ NHÂN VEDIC 16 X 16 20

3.3 T HIẾT KẾ CÁC BỘ NHÂN SỬ DỤNG: N EW EXOR, XNOR GATE , VÀ BỘ CỘNG FULL ADDER sử DỤNG NEW EXOR, ENOR GATE 25

CHƯƠNG 4 KẾT QUẢ THựC HIỆN SCHEMATIC VÀ ĐO ĐẠC THÔNG SÓ 27

4.1 CÁC BỘ NHÂN ĐƯỢC THIẾT KẾ TỪ CÁC BỘ CỘNG 27

4.1.1 Bộ nhân Vedic 2x2 27

4.1.2 Bộ nhân Vedic 4x4 28

Trang 7

4.1.3 Bộ nhân Vedic 8x8 28

4.1.4 Bộ nhân Vedic 16x16 29

4.2 MÔ HÌNH N EW EXOR, XNOR GATE , VÀ BỘ CỘNG FULL ADDER SỬ DỤNG N EW EXOR, ENOR GATE 32

4.3 CÔNG SUẤT VÀ ĐỘ TRỄ CỦA BỘ NHÂN VEDIC VỚI CÁC BỘ CỘNG KHÁC NHAU VÀ CỔNG NEW XOR ………33

4.3.1 MÔ phỏng dạng sóng ngõ ra 33

4.3.2 Công suất và độ trễ của các phuơng pháp khác nhau 41

CHƯƠNG 5 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 42

5.1 KẾT LUẬN 42

5.2 ĐỀ NGHỊ HUỚNG PHÁT TRIỂN ĐỀ TÀI 42

Trang 8

DANH MỤC HÌNH ẢNH

Hình 1.1 So sánh tốc độ các phương pháp nhân 2

Hình 1.2 Một số công trình nghiên cứu nhân Vedic trên thế giới 3

Hình 2.1- Alternative way of multiplication by Urdhva tiryakbhyam Sutra 6

Hình 2.2- Hardware Realization of 2x2 block 6

Hình 2.3- 16x16 bits Vedic multiplier 8

Hình 2.4- Định nghĩa trễ truyền 9

Hình 3.1 Architecture of 8 bits Ripple Carry Adder (RCA) 11

Hình 3.2- 8 bits Ripple Cary Adder(RCA) 12

Hình 3.3- Full Adder 12

Hình 3.4- Architecture of Carry Save Adder 13

Hình 3.6 Carry Network 14

Hình 3.7- Architecture of of 8-Bits Brent Kung Adder 15

Hình 3.8- 8-Bits Brent Kung Adder 15

Hình 3.9- Architecture of the 8 Bit KoggeStone Adder 16

Hình 3.10- 8-Bits 8 Bit KoggeStone Adder-pl 17

Hình 3.11- 8-Bits 8 Bit KoggeStone Adder-p2 17

Hình 3.12- Architecture of the 8 Modified Kogge Stone Adder 18

Hình 3.13- 8 Modified Kogge Stone Adder 19

Hình 3.14- Architecture of 16-bit Regular Square Root BK CSA 20

Hình 3.15-16-bit Regular Square Root BK CSA 20

Hình 3.16- Schematic bộ nhân Vedic 2x2 21

Hình 3.17 Half adder Hình 3.18 Truth Table for half adder 21

Hình 3.19: kết quả mô phỏng test bench bộ nhân Vedic 2x2 22

Hình 3.20: Schematic bộ nhân 4x4 22

Hình 3.22: Schematic bộ nhân 8x8 23

Trang 9

Hình 3.26- new XOR-XNOR gate 25

Hình 3.27- new full adder sử dụngXOR-XNOR gate 26

Hình 4 ỉ-Schematic Vedic 2x2 27

Hình 4.2-Schematic Vedic 4x4 28

Hình 4.5-Schematic 8 bits Carry Save Adder 29

Hình 4.6-Schematic 8 bits Ripple Carry Adder 30

Hình 4.7-Schematic 24 bits Modified Kogge Stone 30

Hình 4.8-Schematic 24 bits Regular SQRTBK CSA 31

Hình 4.9-Schematic 16 bits Regular SQRTBK CSA 31

Hình 4.10- Schematic new XOR 32

Hình 4.11-New full adder_22T 32

Hình 4.12-thông so thiết lập cho dạng sóng ngõ vào 34

Hình 4.13-mô hình dạng sóng ngõ vào 34

Hình 4.14-sóng ngõ vào nguồn 1 35

Hình 4.15-sóng ngõ vào nguồn 2 36

Hình 4.16-mô hình mô phỏng đo thông so thiết kế 37

Hình 4.17-sóng ngõ ra 39

Hình 4.18-công suất của bộ nhân Vedic Carry Save Adder với bộ full adder cải tiến 40

Hình 4.19-độ trễ của bộ Vedicỉ 6x16 Modified Koggstone với congXOR cải tiến 40

Trang 10

DANH SÁCH BẢNG

Bảng 4.1 chu kì và độ rộng xung của các nguồn dc dùng mô phỏng 33 Bảng 4.2- kết quả mô phỏng phép nhân 39 Bảng 4.3- kết quả mô phỏng công suất và độ trễ các bộ nhân 41

DANH SÁCH TỪ VIẾT TẮT

Trang 11

CHƯƠNG 1 MỞ ĐẦU

1.1 Lý do chọn đề tài

Công nghệ thiết kế vi mạch (VLSI) ngày nay đang được cải tiến liên tục, các thiết bị công nghệ mới ra đời ngày càng thân thiện và đáp ứng nhu cầu của người dùng Tăng tốc độ xử lí là nhu cầu cấp thiết đầu tiên đảm bảo các hệ thống đáp ứng một cách nhanh nhất yêu cầu của người sử dụng trong các lĩnh vực đời sống, công nghệ thông tin cũng như trong công nghiệp Thứ hai, vấn đề tiết kiệm năng lượng ngày nay luôn được xem là một vấn đề lớn trong bất kĩ sản phẩm thiết bị cầm tay nào (handset) Đó cũng là một trong những tiêu chí hàng đầu trong quyết định lựa chọn sản phẩm của khách hàng Tuy nhiên, với công nghệ pin ở thời điểm hiện tại, các nhà sản xuất sản phẩm chỉ có thể tăng dung lượng pin bằng cách tăng kích cỡ của pin, đồng nghĩa với việc giá thành sẽ tăng theo Trong các sản phẩm này, SoC được xem là một trong những thành phần tiêu thụ năng lượng chính Do vậy, tối ưu hóa được dòng năng lượng của chip đồng nghĩa với việc tăng thời lượng pin sử dụng của sản phẩm Đây là một trong những vấn đề hàng đầu mà các nhà thiết kế ASIC (SoC) phải giải quyết

Có rất nhiều phương pháp được đưa ra, nhưng để giải quyết được triệt để các nhả nghiên cứu đã tiến hành nâng cấp tốc độ các thiết bị từ các đơn vị cơ bản nhất của các bộ xử lí: Các bộ nhân - khối cấu trúc cơ bản cho các đom vị logic số học Một số phương pháp cải tiến được kể đến như: Traditional Pen and Paper, Booth and Vedic Tốc độ tính toán của các phương pháp nhân được thể hiện trong biểu đồ phía dưới [1]

Trang 12

Luận văn thạc sĩ GVHD: TS Trần Hoảng Linh

Hình 1.1 So sảnh tốc độ các phương pháp nhân

Như biểu đồ so sánh trên ta thấy phương pháp nhân Vedỉc là phương pháp nhân

cỏ được hiệu quả nhanh nhất và hiện nay, trên thế giới cũng được các nhà nghiên cứu

sử dụng nhiều nhất Củng với đó là các nghiên cứu về cải tiến sao cho bộ nhân ngày càng có tốc độ tính toán nhanh hơn Luận vãn này trình bày về việc thực hiện một giải thuật trong việc thực hiện phép nhân Vedic 16x16 bits sử dụng TSMC 45nm Bên cạnh

đó chứng ta sẽ đi vào nghiên cứu các giải pháp mới với các cổng logic cải tiến nhằm đưa đến một phương pháp tối ưu cả về công suất lẫn độ ừễ đảm bảo cho các thiết bị ứng dụng có hiệu suất hoạt động tốt nhất

Trang 13

Luận văn thạc sĩ GVHD: TS Trân Hoàng Linh

1.2 Tình hình nghiên cứu

Trên thế giới bộ nhân Vedic luôn đuợc cải tiến cùng với việc cải tiến không ngừng của bộ cộng, ta có thể khảo sát một số bài báo trong lĩnh vực này duới đây

Shauvik Panda, Dr Alpana Agarwal

A New High Speed 16x16 Vedic Multiplier 5/5/18

KVinitha DESIGN OF AN MAC UNIT USING 16*16 VEDIC MULTIPLIER BASED ON

QUANTUM-DOT CELLULAR AUTOMATA 6/6/17Dasari Rudrama Design of an Efficient 16 Bit Vedic Multiplier Using Carry Select Adder with Brent Kung

G.Challa Ram, D.Sudha Rani, Y.Rama

Lakshmanna,K.Bala Sindhur Area Efficient Modified Vedic Multiplier 8/4/16Aravind E Vijayan; Arlene John ;

Deepak Sen

Efficient implementation of 8-bit vedic multipliers for image processing application 26/1/15 Yeshwant Deodhe; Sandeep Kakde;

Rushikesh Deshmukh

Design and Implementation of 8-Bit Vedic Multiplier Using CMOS Logic 9/10/14

Y Bhavani Prasad ; Ganesh Chokkakula;

p Srikanth Reddy; N R Samhitha Design of low power and high speed modified carry select adder for 16 bit Vedic Multiplier 28/2/14

J Vinoth Kumar; c Kumar Charlie

Paul

Design of modified vedic multiplier and FPGA implementation in multilevel 2d- DWT for image processing applications

12/1/14 u.c.s Pavan Kumar ; ASaiprasad Goud ; A

Radhika FPGA implementation of high speed 8-bit Vedic multiplier using barrel shifter 18/6/13

Devika Jaina ; Kabiraj Sethi; Rutupama

Panda

Vedic Mathematics Based Multiply Accumulate Unit 12/29/11

Hình 1.2 Một số công trình nghiên cứu nhân Vedic trên thế giới

Hiện tại Việt Nam đang phát triển về vi mạch một cách mạnh mẽ các bài nghiên cứu

về các phép tính toán số học trong đó có phép cộng và phép nhân cũng ngày đuợc quan tâm

1.3 Nhiệm vụ luận văn

Luận văn đặt mục tiêu thực hiện các nội dung sau đây:

Lý thuyết: Trĩnh bày và thiết về bộ nhân Vedic 16x16 quy trình thiết kế vi

mạch, ý nghĩa các chỉ số cần đo, các luật thiết kế layout khi thực hiện trên công nghệ 45nm

Thiết kế chức năng và thiết kế logic: Trình bày cách tiếp cận để đua ra đề

xuất thiết kế các bộ nhân Vedic 16x16 với công suất thấp và độ trễ nhỏ với các bộ

Trang 14

cộng đã và đang có (song song, nối tiếp, và các bộ cộng đã được chỉnh sửa) Sau đó đưa ra một mô hình bộ nhân tối ưu

Kết quả thực hiện: Thiết kế Schematic, mô phỏng trình bày các chỉ số đo

được từ các bộ nhân

Kết luận: nêu ra kết luận và hướng phát triển

Trang 15

CHƯƠNG 2 Cơ SỞ LÝ THUYẾT

2.1 Bộ nhân Vedic

Urdhva - Triyagbhyam (theo chiều dọc và chiều ngang) Urdhva từyakbhyam Sutra là một công thức nhân chung áp dụng cho tất cả các truờng họp nhân Nó có nghĩa đen là “theo chiều dọc và chiều ngang” Đe minh họa sơ đồ phép nhân này, chúng

ta hãy xem xét phép nhân của hai số thập phân số (5498 X 2314) Các phuơng pháp thông thuờng đã biết với chúng tôi sẽ yêu cầu 16 phép nhân và 15 phép cộng Một

phuơng pháp nhân khác bằng Urdhva tiryakbhyam Sutra đuợc hiển thị trong Hình 2.1

Các con số đuợc nhân lên đuợc viết trên hai cạnh liên tiếp của hĩnh vuông nhu thể hiện trong hĩnh Hĩnh vuông đuợc chia thành các hàng và cột trong đó mỗi hàng / cột tuơng ứng với một trong các chữ số của một trong hai một số nhân hoặc một bội số Do đó, mỗi chữ số của cấp số nhân có một hộp nhỏ chung cho một chữ số của bội số Những các hộp nhỏ đuợc phân chia thành hai nửa theo chiều ngang dòng Mỗi chữ số của số nhân là độc lập nhân với mỗi chữ số của bội số và hai chữ số sản phẩm đuợc viết trong hộp chung Tất cả các chữ số nằm trên một đuờng chấm chéo đuợc thêm vào bit nhớ truớc đó ít nhất chữ số có nghĩa của số thu đuợc đóng vai trò là chữ số kết quả và phần còn lại là bit nhớ cho buớc tiếp theo Bit nhớ buớc đầu tiên (ví dụ, đuờng chấm chấm

ở phía cực bên phải) đuợc coi là 0

Trang 16

5498 X 2314 = 12712372

Hình 2.1- Alternative way of multiplication by Urdhva tiryakbhyam Sutra Khối số nhân Veda 2x2 được hiển thị trong Hình 2.2 Ở đây, kỹ thuật của

Urdhva-Tiryakbhyam đã thảo luận trước đó được áp dụng trên các số nhị phân 2 bit

Như được hiển thị trong Hình 2.2, các sản phẩm một phần ban đầu được tạo bằng cổng

AND và kết quả được thêm vào bang Half Adder (HA) Đặt inputl = alaO và Ĩnput2 = blbo, trong đó al, bl là MSB và aO, bo là LSB Bước đầu tiên: aO và bo được nhân theo chiều dọc và kết quả được lưu trữ dưới dạng LSB của đầu ra cuối cùng Bước thứ hai:

bo được nhân với al và aO được nhân với bl Hai kết quả này được thêm vào bằng HA

và tổng này được lưu dưới dạng bit thứ hai của đầu ra cuối cùng Bước thứ ba: bl được nhân với al và kết quả này được thêm vào khi thực hiện HA từ bước thứ hai và tổng số được tạo ra và thực hiện được lưu trữ dưới dạng bit thứ ba và thứ tư của đầu ra cuối cùng

Trang 17

Đe mở rộng hệ số nhân hơn nữa, thuật toán Karatsuba - Ofinan có thể đuợc sử dụng Thuật toán Karatsuba-Ofman đuợc xem là một trong những cách nhanh nhất để nhân số nguyên Nó dựa trên chiến luợc phân chia và chinh phục Phép nhân 2n chữ số

số nguyên đuợc giảm xuống hai phép nhân n chữ số, một (n + 1) chữ số phép nhân, phép trừ hai chữ số n, hai phép toán trái, bổ sung hai chữ số n và hai 2n chữ số bổ sung Thuật toán có thể đuợc giải thích nhu sau:

Đặt X và Y là biểu diễn nhị phân của hai số nguyên

X = 2n ỵỸ=o Xi+n 2' + ỵỸ=o Xi 2' = XH 2n + XL Y =

2n Xf-Q1 yi+n 2' + Xf-Q1 y, ? = Y„2n + YL Ket quả

đuợc tính nhu sau: p = X * Y

= (XH 2n + XL ) * (Y H 2n + YL )

= 2 2n (X H * Y H ) + 2 n ((X H * Y L ) + (X L * Y H )) + (X L * Y L )(1)

Đối với phép nhân, khối đầu tiên la 2x2 bits nhân, sau đó là 4x4 bits, 8x8 bits và cuối cùng phép nhân 16x16 bits đuợc xây dựng nhu hĩnh duới

Trang 18

b05-8) alỉ5 8> b(7-03 iCIf 8) b( 15 8| a<- ỏ> W~Q)

là độ trễ và công suất được tính toán hằng công cụ đã được tích hợp sẵn trong virtuoso

2.2.1 Độ trễ

Propagation delay (trễ truyền) tp của 1 cổng logic được định nghĩa là thời gian

nó tạo thành ngỗ ra sau khỉ ta thay đổi ngỗ vào Nó biểu thị độ trễ bởi 1 tín hiệu khỉ đi qua một cổng logic Trễ truyền được quy ước tính bằng khoảng thời gian đo giữa các điểm chuyển tiệp 50% của dạng sỏng ngõ vào và ngõ ra

Trang 19

Hình 2.4- Định nghĩa trễ truyền

Bởi vì cổng logic phản hồi cạnh lên, cạnh xuống của ngõ vào với các khoảng thời gian khác nhau Do đó, nguời ta định nghĩa cụ thể hơn về trễ truyền: tpLH là khoảng thời gian phản hồi của cổng logic của cạnh tích cực cao (Low to Hight) của ngõ ra tpHL là khoảng thời gian phản hồi của cổng logic của cạnh tích cực thấp (Hight to Low) của ngõ ra

Và tp đuợc xác định bằng trung bĩnh cộng của tpLH và tpHư.

Trang 20

đường điện cần đạt để đáp ứng được năng lượng, công suất tối đa Ppeak là thứ cần được tính toán:

Ppeak ìpeak■ Vsupply ĩìlữx[p(t)]

Khi giải quyết các yêu cầu về làm mát hoặc pin, người ta chủ yếu quan tâm

trong công suất tiêu tán trung bĩnh Pavg Ta bắt đầu từ việc xem lại một số định nghĩa Công suất tức thời Pt được suy ra từ nguồn cấp điện tỉ lệ thuận với dòng cấp điện ỈDD ( Í )

Trang 21

CHƯƠNG 3 THIÉT KÉ CHỨC NĂNG VÀ THIẾT KỂ LOGIC

3.1 Các bộ cộng được sử dụng thiết kế các bộ nhân Vedỉc

3.1.1 Thiết kế 1: sử dụng Ripple Carry Adder(RCA)

Ci = (Ai-l.Bi-1) + (Ci-l.(Ai-l © Bi-1))

Cấu trúc RCA 8 hits được thể hiện trên Hình 3.L RCA bao gồm một loạt các bộ cộng

Full Adder Mỗi bộ FA cộng 2 bit và một bit carry Carry tạo ra từ mỗi bộ FA sẽ được đưa vào bộ FA kế tiếp Carry sẽ được lan truyền trong toàn bộ quá trình tính toán Do

dó, thời gian trễ sễ ngày càng tằng nếu số bít càng tăng RCA cỗ ưu điểm là thiết kế đơn giản nhưng thòi gian trễ lớn

Kết quả thiết kế logic

Trang 22

Hình 3.2- 8 bits Ripple Cary Adder(RCA)

Trang 23

Aị/Ị Bị7J A{6] B[6] AỊS) B[5] AỊ4) B(4) A[3J B(3] A[2] B[2) A{1J B[1] A(OJ BỊO]

Hình 3.4- Architecture of Carry Save Adder

3.1.3 Thiết kế 3: sử dụng Bren Kung

Adder Tiếp cận

Bộ cộng Brent Kung là Bộ cộng tiền tố song song Bộ cộng được thiết kế dạng carry tree adder trong đó tín hiệu propagation và tín hiệu generation được tính toán trước Do

độ trễ (log2n) thông qua đường carry, bộ cộng này thuận lợi hơn về tốc độ Nó tiêu thụ

ít diện tích hơn và có độ sâu tối đa số lượng phần tử của Brent Kung adder có thể được tính bằng (2n-l) - log2n và độ trễ của cấu trúc là (log2n -2) Các giai đoạn của bộ cộng

> Giai đoạn tiền xử lý :

Tạo và truyền tín hiệu cho mỗi cặp đầu vào A và B được tính toán trong giai đoạn này Các tín hiệu này được đưa ra bởi các phương trình sau:

Trang 24

Luận văn thạc sĩ GVHD: TS Trằn Hoảng Linh

song chúng được phân đoạn thảnh các phần nhỏ hơn, lan truyền và tạo ra carries được sử dụng như tín hiệu trung gian được đưa ra bởi các phương trình logic (6) & (7):

Minh họa trong Hình 3,6

Hình 3,6 Carry Network

CPO = Pi and pj CGO =

(Pi and Gj) or Gi > Giai

đoạn xử lý hậu kỳ

Đây là bước kết thúc để tính toán tổng kết các bít đầu vào Nó sử đụng cho tất

cả các adders và bit tổng được tính bằng phương trình logic 8 & 9:

Ci-1 = (Pi and Cm) or Gi (8)

Sơ đồ khối của bộ cộng Đrent Kung 8 bits được hiển thị trong Hình 3.7

Trang 25

Hình 3.7- Architecture ofof8-Bits Brent Rung Adder

Kết quả thiết kế logic

Trang 26

3*1.4 Thiết; kế 4: sử dụng Kogge stone

Tiếp cận

Bộ cộng Kogge - Stone chiếm nhiều diện tích hơn để thực hiện hơn so với bộ cộng Brent - Kung, nhưng có fan out thấp hơn ở mỗi giai đoạn, làm tăng hiệu năng Tuy nhiên, tắc nghẽn hệ thống thường là một vấn đề đối vớí bộ cộng Kogge - Stone

CPi:j =CPi:k + 1 andCPk:j //k: layer

CGi:j =CGi:k + 1 or (CPi:k + 1 and CGk:j)

Ci-1 = (CPi and Cin) or CGĨ

Si= CPi xor Ci-1

Trang 27

Hình 3.10- 8-Bits 8 Bit KoggeStone Adder-pỉ

»S~0_OUTO

»GP17_OUTO :»CP12_OUTO

Trang 28

3.1.5 Thiết kế 5: sử dụng Modified Kogge stone Adder

Tiếp cận

Như đã nói ở trên bộ cộng Kogge Stone là bộ cộng cỏ tốc độ nhanh nhất, fanout tốt nhất nhưng hạn chế của bộ cộng là có nhiều node dẫn đến tắc nghẽn hệ thống, và cỏ diện tích silicon lỏn Để khắc phục những yếu tổ này bộ cộng Modified Kogge Stone được đề xuất như hình dưới

Hình 3 ĩ 2- Architecture of the 8 Modified Kogge Stone Adder Két quả thiết kế logic

Trang 29

Hình 3.13- 8 Modified Kogge Stone Adder

3*1*6 Thiết kế 6: sử dụng Modified Kogge stone Adder và Regular Square

Root Brent Rung Carry Select Adder

Tiếp cận

Regular Square Root BK CSA CÓ 5 nhóm Brent Kung kích thước khác nhau Mỗi nhóm chứa bộ BK đơn cho Cin = o, RCA cho Cin = 1 và MUX Sơ đồ khối của

SQRT BK CSA thông thường 16 bit được hiển thị trong Hình 3.14 Việc sử dụng diện

tích cao và độ trễ lổn là hai nhược điểm chính của Linear Carry Select Adder Những bất lợi của Linear Carry Select Adder có thể được sửa chữa bởi SQRT CSA Nó là một phiên bản cải tiến của CSA tuyến tính Độ trễ thời gian của bộ cộng tuyến tính cỏ thể giảm, bằng cảch thêm mỗi đầu vào vào mỗi bộ cộng so vởỉ thiết kế trước đỏ[2] Kết hợp với Modified Kogge Stone nhằm tạo ra bộ nhân mơi với fan-out thấp và công suất cũng như độ trễ thấp

Trang 30

15:11] B[15:ll] A[10:7j B[10 7] A[6 4J B[5:4] A[3:2] B[3:2] A[1:Q] B[1:0]

Hình 3.14- Architecture of 16-bit Regular Square Root BK CSA Ket quả thiết ke logic

Hình 3.15-16-bit Regular Square Root BK CSA

3.2 Quy trình thiết kế bộ nhân Vedic 16x16

Như đã trình bày ở mục 2.1, trình tự thiết kế bộ nhân Vedic 16x16 bắt đầu với bộ Vedic 2x2

Trang 31

Luận văn thạc sĩ GVHD: TS Trằn Hoảng Linh

h01

Hình 3.16- Schematic bộ nhân Vedỉc 2x2 Bộ Vedíc 2x2

được thiết kế từ các cổng and và các bộ cộng half adder hình dưới

s )E>

Trang 32

Hình 3.19: kết quả mô phỏng test bench bộ nhân Vedic 2x2 Từ bộ

Vedic 2x2 ta tiến hành xây dựng bộ Vedic 4x4, Vedic 8x8 và Vedic 16x16

Ve dic4x4

Hình 3.20: Schematic bộ nhân Vedic 4x4 Bộ Vedic

4x4 được thiết kế từ 4 bộ nhân Vedic 2x2 và các bộ cộng 4 bits

Trang 33

Hình 3.2 ỉ: kết quả mô phỏng test bench bộ nhân Vedic 4x4 Vedic 8x8

Hình 3.22: Schematic bộ nhân 8x8

Bộ Vedic 8x8 được thiết kế từ 4 bộ nhân Vedic 4x4 và các bộ cộng 8 bits

Trang 34

Hình 3.23: két quả mô phỏng test bench bộ nhân Vedỉc 8x8 Vedic 16x16

ved c&(B:iu3

Hình 3.24: Schematic bộ nhân 16x16

Bộ Vedic 16x16 được thiết kế từ 4 bộ nhân Vedic 8x8, 1 bộ cộng 16 bits và 1 bộ cộng 24 bit

Trang 35

Hình 3.25: kết quả mô phỏng test bench bộ nhân Vedic 16x16

3.3 Thiết kế các bộ nhân sử dụng: New EXOR, XNOR gate, và bộ cộng full adder

sử dụng new EX OR, ENOR gate

Đe tối ưu hóa việc tiết kiệm công suất cũng như giảm độ trễ trong quá trình schematic, Các sơ đồ cổng logic mới được đề xuất, do điện dung đầu ra thấp và tản điện ngắn mạch thấp [3]

Hình 3.26- new XOR-XNOR gate

Trang 36

Hình 3.27- new full adder sử dụngXOR-XNOR gate

Trang 37

CHƯƠNG 4 KẾT QUẢ THựC HIỆN SCHEMATIC VÀ ĐO ĐẠC

THÔNG SỐ

Sau khi thiết kế logic bộ nhân đã đề xuất sẽ thực hiện vẽ Schematic và đo các chỉ số độ trễ, công suất tiêu thụ Đe tiện so sánh, các bộ nén chính xác và bộ nhân chính xác cũng đuợc thiết kế và đo đạc Tất cả các thiết kế sẽ đuợc thực hiện trên quy trình 45nm

4.1 Các bộ nhân được thiết kế từ các bộ cộng

4.1.1 Bộ nhân Vedic 2x2 Schematic

Hình 4.1-Schematic Vedic 2x2

Trang 38

4.1.2 Bộ nhăn Vedic 4x4 Schematic

4.1.3 Bộ nhân Vedic 8x8 Schematic

Trang 39

4.1.4 Bộ nhăn Vedic 16x16 Schematic

Schematic một số bộ cộng được sử dụng

Hình 4.5-Schematic 8 bits Carry Save Adder

Trang 40

Hình 4.6-Schematỉc 8 bits Rippỉe Carry Adder

I'3-3 (MocỉỉAed_Koộ c t e s t o i ì b F t >

M hrR.Q*nH3(rtí rcl Virtuq^rta ri-1-4 L«3Q /Frait/C [ JL 1 V( rtijinisOr-&-: í*ĩ*:lni

Hình 4.7-Schematic 24 bits Modified Kogge Stone

Định dạng
Số trang	92
Dung lượng	2,37 MB