Lời cảm ơn Tôi xin chân thành cảm ơn TS Đặng Quang Hiếu TS Hoàng Thanh Tùng nhiệt tình hướng dẫn kiến thức xử lý số tín hiệu, kiến trúc máy tính hệ thống nhúng, cách sử dụng công cụ Matlab/Simulink Xilinx, công cụ thiết kế ASIC Trong suốt trình thực đề tài, thầy kèm cặp hướng dẫn nhiều kiến thức từ sách thực tế Tất góp ý thầy quan trọng để bước hoàn thiện đề tài Tôi xin cảm ơn thầy cô trường Đại học Bách Khoa Hà Nội nói chung thầy cô Viện Điện tử - Viễn thông nói riêng dạy dỗ, bảo suốt năm học thạc sĩ Tôi xin cảm ơn gia đình bên cạnh chỗ dựa cho suốt trình nghiên cứu học tập Tôi xin gửi lời cảm ơn đến bạn bè, tập thầy cô bạn phòng thí nghiệm BKIC ủng hộ, giúp đỡ đưa góp ý quí báu giúp hoàn thiện đồ án Lời cam đoan Tôi xin cam đoan: Bản luận văn tốt nghiệp công trình nghiên cứu thực cá nhân, thực sở nghiên cứu lý thuyết, thực tế hướng dẫn TS Đặng Quang Hiếu thuộc Viện Điện tử - Viễn Thông, Trường Đại học Bách Khoa Hà Nội TS Hoàng Thanh Tùng (RecoreSystems BV, NL) Các số liệu, kết luận luận án trung thực, dựa nghiên cứu, thân, chưa công bố bất ký hình thức trước trình, bảo vệ trước “Hội đồng đánh giá luận văn thạc sỹ khoa học” Các số liệu, kết quả, kết luận tham khảo trích dẫn nguồn đẩy đủ Một lần xin khẳng định trung thực lời cam kết Hà Nội, ngày tháng năm 2016 Tác giả luận văn Hà Văn Phú Mục lục Lời cảm ơn Lời cam đoan Lời mở đầu Danh mục từ viết tắt Danh sách hình vẽ Danh sách bảng 11 Giới thiệu 13 1.1 Vai trò FFT phát triển truyền thông không dây tốc độ cao 13 1.2 Các nghiên cứu trước 15 1.3 Đóng góp luận án 17 Các yêu cầu kỹ thuật xử lý FFT 2.1 Yêu cầu xử lý FFT cho ứng dụng truyền thông không dây Biến đổi Fourier nhanh (Fast Fourier Transform) 3.1 Biến đổi Fourier rời rạc (DFT) 19 19 22 22 3.1.1 Các thuật toán biến đổi Fourier nhanh (FFT) 23 3.1.2 Thuật toán Radix-4 25 3.1.3 So sánh Radix-2, Radix-4 Radix-22 28 MỤC LỤC 3.2 Tính toán FFT cỡ lớn dựa vào FFT cỡ nhỏ 29 3.2.1 Thuật toán Cooley–Tukey (hoặc mixed-radix generalization 29 3.2.2 Thuật toán Prime-factor (PFA)) 31 Mô hình phân tích hiệu suât cho xử lý FFTPro 4.1 4.2 4.3 34 Tổng quan kiến trúc FFT kiến trúc nhớ 34 4.1.1 Kiến trúc FFT 34 4.1.2 Kiến trúc nhớ 36 Mô hình hóa hệ thống 37 4.2.1 Đầu vào hệ thống 38 4.2.2 Phương pháp tính 39 4.2.3 Performance analysis 41 Lựa chọn thiết kế 43 4.3.1 Lựa chọn kiến trúc FFT 43 4.3.2 Tính toán thông lượng 44 Thiết kế xử lý FFT (FFTPro) 54 5.1 Kiến trúc tổng quát 54 5.2 Bộ tăng tốc tính toán FFT (FFTAcc) 58 5.2.1 Đầu vào/đầu 58 5.2.2 Kiến trúc FFTAcc 62 5.3 5.4 5.5 Bộ nhân với số twidle factor 64 5.3.1 Đầu vào/đầu 64 5.3.2 Kiến trúc nhân twiđle factor 66 Bộ xếp 67 5.4.1 Đầu vào/đầu 67 5.4.2 Kiến trúc xếp 67 Bộ nhớ Data Memory (DM) 70 5.5.1 70 Đầu vào/đầu MỤC LỤC 5.5.2 5.6 Bộ nhớ Twiddle Factor Memory (FM) 70 74 Đầu vào/đầu 74 Bộ nhớ Transpose Memory (TM) 77 5.7.1 Đâu vào/đầu 77 5.7.2 Kiến trúc nhớ TM 77 5.6.1 5.7 Kiến trúc nhớ DM Kết phân tích 81 6.1 Tham số thiết lập cho chu trình tổng hợp ASIC 81 6.2 Tốc độ hoạt động lưu lượng tính toán FFTPro 82 6.3 Công suất độ phức tạp (cell area) FFPro 83 Hướng phát triển kết luận 86 7.1 Hướng phát triển 86 7.2 Kết luận 86 A Quy trình thiết kế ASIC sử dụng phần mềm Synopsys 88 A.1 Thế ASIC 88 A.2 Quy trình thiết kế ASIC 89 A.3 Tổng hợp mạch số phần mềm Design Compiler Synopsys 92 A.4 Chu trình tổng hợp mạch số 92 A.5 Thiết kế vật lý phần mềm IC Compiler Synopsys 94 A.5.1 Chu trình thiết kế vật lý 94 Tài liệu tham khảo 96 Lời mở đầu Ngày nay, thiết bị thông tin di động đóng vai trò thiếu đời sống người Cùng với phát triển không ngừng khoa học công nghệ, phương thức truyền dẫn tín hiệu không dây ngày phổ biến, giúp người kết nối với dễ dàng lúc nơi Các công nghệ truyền thông không dây ngày cải thiện để đáp ứng ứng dụng đòi hỏi tốc độ cao, đa người dùng Xuất phát từ tình hình trên, chọn đề tài “Nghiên cứu hệ thống chip tiết kiệm lượng” Qua đề tài, nghiên cứu triển khai khối biến đổi Fourier nhanh (FFT) ASIC sử dụng công nghệ 32nm Cụ thể hơn, thiết kế kiến trúc đặt xử lí FFT tiệt kiệm lượng đồng thời hỗ trợ đa giao thức WPAN/WLAN/WMAN Hà Nội, ngày tháng năm 2016 Tác giả luận văn Hà Văn Phú Danh mục từ viết tắt DFT FFT IFFT OFDM WPAN WLAN WMAN TM DM FM FFTAcc FFTPro ADC DAC RF LPF BPF Discrete Fourier Transform Fast Fourier Transform Invert Fast Fourier Transform Orthogonal Frequency-Division Multiplexing Wireless Personal Area Network Wireless Local Area Network Wireless Metropolitan Area Network Transposition (on-chip) Memory Data (on-chip) Memory Twiddle Factor (on-chip) Memory Atomic (kernel) FFT Accelerator FFT Processor Analog to Digital Converter Digital to Analog Converter Radio Frequency Low-Pass Filter Band-Pass Filter Danh sách hình vẽ Hình 1.1 Sơ đồ khối chipset truyền nhận không dây 14 Hình 1.2 Sơ đồ khối kiến trúc chip WLAN chuẩn 802.11a 14 Hình 2.1 Mô hình ứng dụng không dây 20 Hình 3.1 Sơ đồ tính FFT radix-2 DIF, N = 25 Hình 3.2 Sơ đồ cánh bướm tổng quát 25 Hình 3.3 Sơ đồ tính FFT radix-2 DIT, N = 26 Hình 3.4 Sơ đồ tính FFT radix-4 DIF, N = 16 27 Hình 3.5 Butterfly computation of Radix-22 algorithm 28 Hình 3.6 16-point FFT Radix-22 32 Hình 3.7 Thuật toán FFT 16 điểm 33 Hình 4.1 Kiến trúc song song 35 Hình 4.2 Cascade architecture 35 Hình 4.3 In-place architecture 36 Hình 4.4 Bộ nhớ xen kẽ 37 Hình 4.5 Bộ nhớ tuyến tính 38 Hình 4.6 Các phần cứng FFT processor 39 Hình 4.7 (a) Data memory (DM), (b) Twiddle factor memory (FM), (c) Transpose memory (TM) 40 Hình 4.8 Quá trình tính toán FFT processor 50 Hình 4.9 Pipeline phase việc tính toán FFT 51 DANH SÁCH HÌNH VẼ Hình 4.10 Mô tả cách thực phase 52 Hình 4.11 Pipeline phase 53 Hình 4.12 Pipeline phase 53 Hình 5.1 Sơ đồ khối hệ thống 55 Hình 5.2 Đầu vào/đầu xử lý FFT 57 Hình 5.3 Timing mode FFT 64 điểm 58 Hình 5.4 Timing mode FFT 128 điểm 59 Hình 5.5 Timing mode FFT 256 điểm 59 Hình 5.6 Timing mode FFT 512 điểm 60 Hình 5.7 Timing mode FFT 1024 điểm 60 Hình 5.8 Timing mode FFT 2048 điểm 61 Hình 5.9 Đầu vào/đầu 128-FFTAcc 61 Hình 5.10 Kiến trúc 128-FFTAcc 63 Hình 5.11 Đầu vào/đầu FFT 63 Hình 5.12 Timing FFT 65 Hình 5.13 Đầu vào/đầu nhân 65 Hình 5.14 Phép nhân số phức 66 Hình 5.15 Kiến trúc nhân 67 Hình 5.16 Đầu vào/đầu xếp 67 Hình 5.17 Kiến trúc xếp 71 Hình 5.18 Timing xếp 72 Hình 5.19 Đầu vào/đầu nhớ DM 72 Hình 5.20 Kiến trúc bank nhớ DM 74 Hình 5.21 Kiến trúc nhớ DM 75 Hình 5.22 Đầu vào/đầu nhớ FM 75 Hình 5.23 Đầu vào/đầu nhớ TM 77 Hình 5.24 Kiến trúc block nhớ TM 79 Hình 5.25 Kiến trúc bank nhớ TM 79 DANH SÁCH HÌNH VẼ Hình 5.26 Kiến trúc nhớ TM 80 Hình 6.1 Phân bố công suất tiêu thụ (%) khối FFTPro 85 Hình A.1 Sơ đồ khối hệ thống 90 Hình A.2 Quy trình tổng hợp mạch 93 Hình A.3 Quy trình thiết kế vật lý cho chip 94 10 CHƯƠNG KẾT QUẢ VÀ PHÂN TÍCH WPAN WLAN WMAN Kích thước FFT Tần số (MHz) 512 256 128 128 64 128 64 128 64 128 64 1024 2048 512 256 128 300 125 40 2.5 10 20 10 20 10 5 2.5 2.5 2.5 Số chu kỳ (cycle count) 58 32 9 9 103 192 58 32 Thông lượng yêu cầu(GS/s) 2.4 0.32 0.04 0.02 0.08 0.04 0.12 0.06 0.16 0.08 0.02 0.02 0.02 0.02 0.02 Thông lượng thực tế (GS/s)) 2.64 0.32 0.04 0.02 0.08 0.04 0.12 0.06 0.16 0.08 0.0465 0.0716 0.0346 0.0267 0.0041 Tỷ lệ Passed / Failed 1.1 1.7 1.7 1.7 2.37 1.3 1.7 2.49 2.67 1.1 1.7 passed passed passed passed passed passed passed passed passed passed passed passed passed passed passed passed Bảng 6.5: Thông lượng đạt đươc mạch tổng hợp (synthesized) FFTPro Design area Combinational Cell Count Sequential Cell Count Buf/Inv Cell Count 4.22 µm2 574319 37872 175433 Bảng 6.6: Kết tổng hợp diện tích mạch 84 CHƯƠNG KẾT QUẢ VÀ PHÂN TÍCH Power Top i_controller inst_fft128_accel inst_tmem inst_fmem inst_dmem inst_mul_tw inst_arrange mux_0 mux_1 mux_2 dmux0 dmux1 Switch power (µW) 3.39e+04 21.651 2.83e+03 1.14e+03 1.90e+03 655.662 9.05e+04 44.749 2.86e+03 1.70e+03 0 Leak power(pW) 5.73e+10 3.17e+07 3.63e+10 2.74e+08 1.31e+08 9.93e+07 1.69e+10 1.05e+09 2.42e+08 2.51e+08 1.1218e+04 1.95e+08 1.82e+08 Total(µW) 9.12e+04 53.363 3.92e+04 1.42e+03 2.04e+03 755.011 1.07e+05 1.09e+03 3.11e+03 1.95e+03 1.1988e+04 195.286 1.82e+08 Bảng 6.7: Tổng công suất tiêu thụ FFTPro (và công suất cho khối) 0.1% 7.0% 0.1% 0.1% 23.0% 1.8% 0.6% 3.5% 0.4% 62.7% 0.1% 0.6% i_controller inst_fft128_acce l inst_tmem inst_fmem inst_dmem inst_mul_tw inst_arrange mux_0 mux_1 mux_2 dmux0 dmux1 Hình 6.1: Phân bố công suất tiêu thụ (%) khối FFTPro 85 Chương Hướng phát triển kết luận 7.1 Hướng phát triển Một số hướng phát triển gồm có • Cài đặt vật lý (physical placement and route) cho xử lý FFT giúp cho việc đánh giá công suất tốc độ xác • Giảm công suất tĩnh (static power) FFTAcc nhớ on-chip (TM, DM, FM) kích thước FFT cần tính nhỏ kích thước tối đa Điều thực cách power-gating phần cứng không sử dung hỗ trợ với Synopsys CAD-flow [9] 7.2 Kết luận Luận án triển khai thành công xử lý FFT tái cấu hình cho nhiều mode hoạt động truyền liệu không dây WPAN, WLAN WPAN Dựa vào yêu cầu kỹ thuật đề cập báo [15], tiếp cận toán cách hoàn toàn khác dựa vào thuật toán triển khai FFT khác Sau thiết kế mức ghi RTL, mạch tổng hợp sử dụng phần mềm Synopsys Kết thu được, mạch chạy 86 CHƯƠNG HƯỚNG PHÁT TRIỂN VÀ KẾT LUẬN với tần số 315 MHz, lượng tiêu thụ mạch 91.2 mW số nhỏ nhiều lần so với 507 mW báo [15] 119.7 mW báo [1] Điều cho thấy hiệu thuật toán việc sử dụng công nghệ 32 nm tối ưu 87 Phụ lục A Quy trình thiết kế ASIC sử dụng phần mềm Synopsys A.1 Thế ASIC Vi mạch tích hợp (Integrated Circuits) hay vi mạch, hay mạch tích hợp, gọi tắt IC mạch điện chứa linh kiện bán dẫn (semiconductor) linh kiện thụ động (như điện trở) kết nối với nhau, kích thước cỡ micromet (hoặc nhỏ hơn) chế tạo phiến silicon ASIC, viết tắt từ Application Specific Integrated Circuit (vi mạch tích hợp chuyên dụng) IC thiết kế dành cho ứng dụng cụ thể ASIC ngày ứng dụng khắp nơi, ví dụ vi xử lí điện thoại di động, chip xử lí máy móc tự động, phương tiện truyền thông, xe cộ, tàu vũ trụ, hệ thống xử lí, dây chuyền công nghiệp Dựa công nghệ sản xuất thiết kế chia ASIC thành loại sau: • ASIC sở thư viện phần tử logic chuẩn (standard-cell-based ASIC) • ASIC dựa mảng logic (gate-array-based ASIC) • ASIC đặc chế hoàn toàn (full-custom ASIC) 88 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS • ASIC tiền cấu trúc (structured/platform design) • ASIC dùng thư viện phần tử logic phần tử thiết kế sẵn (cell libraries, IP-based design) Khi thiết kế chip, yêu tố sau đặt lên hàng đầu: • Tốc độ • Tài nguyên • Năng lượng • Thời gian sản xuất A.2 Quy trình thiết kế ASIC Quá trình thiết kế ASIC thực theo mô hình A.1 Chi tiết bước sau: • Ý tưởng: Để thiết kế chip, điều phải có Ý tưởng (Idea) Đó khách hàng mong muốn Ở bước quy trình phát triển ASIC, ý tưởng chuyển thành hình thái khác Bước đưa ý tưởng lên chip Mô tả chức (Specifications) • Mô tả chức năng: bao gồm – Những yêu cầu ràng buộc thiết kế – Chức chip – Hiệu chip, tốc độ, lượng – Những ràng buộc kỹ thuật chip, kích thước, diện tích – Các kỹ thuật thiết kế công nghệ sản xuất 89 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS IDEA REGISTER TRANSFER Architectural HDL Idea captured on back of envelope Synthesis FUNCTIONAL Graphic or textual Floorplan description GATE-LEVEL NETLIST Physical design BEHAVIOR PHYSICAL HDL & simulation DEVICE language Silicon Hình A.1: Sơ đồ khối hệ thống • Kiến trúc chức năng: bước này, kỹ sư thiết kế phải đưa kiến trúc mà muốn sử dụng cho thiết kế, ví dụ CPU sử dụng RISC hay CISC, kỹ thuật đường ống, hay song song Để khiến hệ thống phức tạp trở nên đơn giản hơn, người kỹ sư phải chia làm hệ thống nhỏ Chức hệ thống phải đáp ứng mô tả chức Ngoài ra, người thiết kế phải xây dựng quan hệ cách kết nối hệ thống với • Thiết kế mạch mức ghi: Những hệ thống con, sau định nghĩa, triển khai quan hệ logic, máy trạng thái, mạch logic tổ hợp, mạch logic tuần tự, hay mạch nguyên lí Người ta gọi thiết kế logic, mức ghi (RTL – Register Transfer Level) Ngày nay, người kỹ sư sử dụng ngôn ngữ mô tả phần cứng để tạo nên thiết kế Có ngôn ngữ thông dụng nhất, Verilog VHDL Ngôn ngữ mô tả phần cứng sử dụng để mô tả nên hệ thống số, chuyển mạch mạng, vi xử lí, nhớ hay flip-flop đơn giản Ngoài 90 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS ra, bước thiết kế này, ngôn ngữ mô tả phần cứng sử dụng để kiểm chứng chức (Functional Verification), độ xác logic thiết kế, xem có xác người thiết kế mong muốn hay không • Tổng hợp mạch (Synthesis): Sau kiểm chứng chức thiết kế, RTL tổng hợp, tối ưu thành netlist mức cổng Bước gọi tổng hợp mạch logic Ở bước này, quy trình thực phần mềm chuyên dụng Design Compiler (Synopsys), Blast Create (Magma), RTL Compiler (Cadence) Công cụ tổng hợp có chức đưa mô tả thiết kế phần cứng với thư viện phần từ logic chuẩn (standard cell) kết hợp với để tạo nên netlist mức cổng Thư viện phần tử logic chuẩn (standard cell library) khối logic bản, sử dụng thiết kế IC Khi tổng hợp mạch, ràng buộc thời gian, tài nguyên, khả kiểm thử, lượng đặt Các công cụ tổng hợp tính toán khả năng, tối ưu mạch để đáp ứng ràng buộc này, tạo kết tốt mức cổng Kết bước này, ta netlist mức cổng, bao gồm mô tả toàn mạch với phần tử logic Sau có netlist, người kỹ sư lần phải kiểm thử mạch Quá trình gọi kiểm thử mức cổng (Gate Level Verification) • Triển khai vật lí (Physical Implementation): Sau có netlist mức cổng, người kỹ sư layout triển khai chúng thành thiết kế vật lí tương ứng với chip thực tế Thiết kết vật lí thực quy định thiết kế phù hợp với thư viện vật lí công nghệ sản xuất Quá trình triển vật lí bao gồm bước chính: thiết lập chip, đặt linh kiện nối dây Sau bước này, file liệu xuất định dạng GDSII Đây file mang đến nhà mày để sản xuất nên chip ASIC Bước thực công cụ chuyên dụng Blast Fusion (Magma), IC Compiler (Synopsys) Encounter (Cadence) Trong bước này, trình kiểm thử vật lí (Physical Verification) thực nhằm kiểm tra xem file thiết kế vật lí có đáp ứng nguyên tắc thiết kế hay không 91 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS • Khảo sát thời gian (Timing Analysis): Đây phần quan trọng thiết kế ASIC, có mắt bước tổng hợp mạch số triển khai phần cứng Người kĩ sư khảo sát thiết kế, xem có đáp ứng yêu cầu tốc độ đưa mô tả chức hay không Bước yêu cầu sử dụng công cụ khảo sát thời gian tĩnh, ví dụ Primetime (Synopsys) Nó xác nhận hiệu thiết kế, cách kiểm tra với trường hợp xung đột thời gian thời gian thiết lập (setup time) thời gian trì (hold time) mức logic Sau layout, kiểm thử, khảo sát thời gian, thiết kế vật lí sẵn sàng để sản xuất Dữ liệu layout chuyển sang mặt nạ quang học Sau chế tạo, phiến silicon chia thành nhiều chip Mỗi chip đóng gói kiểm tra Phần chương trình bày cụ thể bước thiết kế ASIC, sử dụng phần mềm chuyên dụng hãng Synopsys là: Tổng hợp mạch số, sử dụng phần mềm Design Compiler Triển khai vật lí, sử dụng phần mềm IC Compiler A.3 Tổng hợp mạch số phần mềm Design Compiler Synopsys A.4 Chu trình tổng hợp mạch số Tổng hợp mạch số trình biến đổi, tối ưu logic kết nối cổng logic với Quá trình tổng hợp mạch số chia làm bước theo hình A.2 • Dịch: đọc file thiết kế, viết ngôn ngữ mô tả phần cứng Verilog VHDL • Đặt ràng buộc: đưa ràng buộc mặt thời gian tương tác môi trường lên thiết kế 92 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS Load design and technology data Apply design constraints Synthesize the design Analyze results Write out design data Hình A.2: Quy trình tổng hợp mạch • Tối ưu xếp: tổng hợp tối ưu thiết kế theo mức từ cao xuống thấp: kiến trúc, logic cổng ràng buộc đặt để thiết kế đạt kết tốt mà người thiết kế mong muốn • Khảo sát thời gian: sau tổng hợp mạch, người kĩ sư phải khảo sát kết thời gian (timing analysis), xem mạch có đáp ứng yêu cầu, ràng buộc đặt hay không • Xuất netlist: sau tổng hợp, khảo sát thông số kỹ thuật mong muốn, chương trình đưa liệu netlist để sử dụng thiết kế chip mức vật lý 93 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS Synthesis Gate-level netlist Data setup Design planning Placement Clock tree synthesis Routing Chip finishing Hình A.3: Quy trình thiết kế vật lý cho chip A.5 Thiết kế vật lý phần mềm IC Compiler Synopsys A.5.1 Chu trình thiết kế vật lý Sau có netlist mức cổng tối ưu, bước quy trình triển khai ASIC thiết kế vật lý (Physical Implementation) Quá trình thiết kế vật lí layout vi mạch (hình A.3) gồm bước chính: • Thiết lập thông số vật lý vi mạch (Floorplanning) • Sắp đặt linh kiện, phần tử (Placement) • Đi dây (Routing) 94 PHỤ LỤC A QUY TRÌNH THIẾT KẾ ASIC SỬ DỤNG PHẦN MỀM SYNOPSYS • Đóng gói chip (Packaging) 95 Tài liệu tham khảo [1] Chen, Yuan and Lin, Yu-Wei and Tsao, Yu-Chi and Lee, Chen-Yi (2008) "A 2.4Gsample/s DVFS FFT processor for MIMO OFDM communication systems", author=, IEEE Journal of Solid-State Circuits, 43, 5, 1260–1273, IEEE [2] Cooley, James W and Tukey, John W (1965) "An algorithm for the machine calculation of complex Fourier series", Mathematics of computation, 19, 90, 297 – 301, JSTOR [3] Haining sign IEEE of Jiang; an Hanwen efficient Transactions Luo; FFT on Jifeng Tian; Processor for Consumer Wentao OFDM Electronics, Song (2005) systems", "De- journal = 10.1109/tce.2005.1561830, http://gen.lib.rus.ec/scimag/index.php?s=10.1109/tce.2005.1561830, 0098-3063, 51, 4, 0–1103 [4] Huggett, Clare and Maharatna, Koushik and Paul, Kolin (2005) "On the implementation of 128-pt FFT/IFFT for high-performance WPAN", 2005 IEEE International Symposium on Circuits and Systems, 5513–5516 [5] I J Good (1958) "The Interaction Algorithm and Practical Fourier Analysis", Journal of the Royal Statistical Society Series B (Methodological), Royal Statistical Society, Wiley, http://www.jstor.org/stable/2983896 ,2, 361–372, 00359246 [6] "IEEE Standard for Information technology– Local and metropolitan area networks– Specific requirements– Part 15.3: Amendment 2: Millimeter-wave-based Alternative 96 TÀI LIỆU THAM KHẢO Physical Layer Extension", IEEE Std 802.15.3c-2009 (Amendment to IEEE Std 802.15.3-2003), Oct, 2009 [7] James W Cooley and John W Tukey (1965) "An algorithm for the machine calculation of complex Fourier series" Mathematics of Computation, 297–301, 19, 1:2843 [8] Lolla, Rama Krishna (2002) "Fast Fourier Transform Implementation Using Field Programmable Gate Array Technology for Orthogonal Frequency Division Multiplexing Systems", Citeseer [9] Michael, Keating and David, Flynn and Robert, Aitken and Alan, Gibbons and Kaijian, Shi (2007) "Low Power Methodology Manual: For System-on-Chip Design", Springer [10] Oppenheim, Alan V and Schafer, Ronald W and Buck, John R and others (1989) "Discrete-time signal processing", Prentice-hall Englewood Cliffs [11] Oppenheim, Alan V and Schafer, Ronald W (2010) "Discrete-time signal processing", Pearson Higher Education [12] Rabiner, Lawrence R and Gold, Bernard (1975) "Theory and application of digital signal processing", Englewood Cliffs, NJ, Prentice-Hall, Inc., 1975 777 p., [13] Synopsys Inc "28/32nm Generic Library", https://www.synopsys.com/COMMUNITY/UNIVER 28nm-generic-library.aspx [14] Saponara, Sergio and Rovini, Massimo and Fanucci, Luca and Karachalios, Athanasios and Lentaris, George and Reisis, Dionysios (2012) "Design and comparison of FFT VLSI architectures for SoC telecom applications with different flexibility, speed and complexity trade-offs", Circuits, Systems, and Signal Processing, 31, 2, 627 – 649, Springer 97 TÀI LIỆU THAM KHẢO [15] Tang, Song-Nien and Liao, Chi-Hsiang and Chang, Tsin-Yuan (2012) "An areaand energy-efficient multimode FFT processor for WPAN/WLAN/WMAN systems", IEEE Journal of Solid-State Circuits, 47, 6, 1419-1435 [16] Wang, Alice and Chandrakasan, Anantha (2005) "A 180-mV subthreshold FFT processor using a minimum energy design methodology", IEEE Journal of solid-state circuits, 40, 1, 310–319 [17] Yeo, Doreen Lee Guek and Wang, Zhongjun and Zhao, Bin and He, Yajuan (2002) "Low power implementation of FFT/IFFT processor for IEEE 802.11 a wireless LAN transceiver", /emphCommunication Systems, 2002 ICCS 2002 The 8th International Conference on, 1, 250–254 98 ... Xuất phát từ tình hình trên, chọn đề tài Nghiên cứu hệ thống chip tiết kiệm lượng Qua đề tài, nghiên cứu triển khai khối biến đổi Fourier nhanh (FFT) ASIC sử dụng công nghệ 32nm Cụ thể hơn, thiết... 1024 điểm Nó triển khai công nghệ CMOS 0.18 µm Được thiết kế cho mục tiêu tiết kiệm lượng nên sensor phải tự lấy lượng từ môi trường xung quanh tiêu chí tiết kiệm lượng ưu tiên lên hàng đầu Kết... mà cần tiết kiệm lượng việc cài đặt FFT (với kích thước lớn) phần cứng yêu cầu số lượng lớn mạch thuật toán (NlogN, với N kích thước FFT) nhớ lưu trữ (cho liệu hệ số FFT1 ) 1.2 Các nghiên cứu trước