Giáo trình kỹ thuật số

ĐẠI CƯƠNG

TỔNG VỀ MẠCH TƯƠNG TỤ VÀ SỐ

Trong khoa học, công nghệ hay cuộc sống đời thường, ta thường xuyên phải tiếp xúc với số lượng

Số lượng có thể đo, quản lý, ghi chép, tính toán nhằm giúp cho các xử lý, ước đoán phức tạp hơn

Có 2 cách biểu diễn số lượng:

Dạng tương tự:Là dạng biểu diễn với sự biến đổi liên tục của các giá trị (continuous) VD: Nhiệt độ, tốc độ, điện thế của đầu ra micro…

Dạng số:Là dạng biểu diễn trong đó các giá trị thay đổi từng nấc rời rạc (discrete) VD: Thời gian hiện trên đồng hồ điện tử

+ Hệ thống số và tương tự:

Hệ thống số là một tập hợp các thiết bị được thiết kế nhằm xử lý thông tin logic hoặc các đại lượng vật lý dưới dạng số.

VD: Máy vi tính, máy tính, các thiết bị hình ảnh âm thanh số, hệ thống điện thoại… Ứng dụng: lĩnh vực điện tử, cơ khí, từ…

- Hệ thống tương tự (Analog system): Là hệ thống chứa các thiết bị cho phép xử lý các số lượng vật lý ở dạng tương tự

VD: Hệ thống âm-ly, ghi băng từ…

1.1.2: Ưu nhược điểmcủa kỹ thuật số so với kỹ thuật tương tự: a Ưu điểm của kỹ thuật số so với kỹ thuật tương tự:

- Do sử dụng chuyển mạch nên nhìn chung thiết bị số dễ thiết kế hơn

- Thông tin được lưu trữ dễ dàng

- Tính chính xác và độ tin cậy cao hơn

- Có thể lập trình để điều khiển hệ thống số

- Ít ảnh hưởng bởi nhiễu

- Nhiều mạch số có thể được tích hợp trên một chíp ic b Giới hạn của kỹ thuật số:

Hệ thống số mang lại nhiều lợi ích, nhưng cũng tồn tại một số hạn chế Để tận dụng tối đa hệ thống kỹ thuật số, cần thực hiện các bước cụ thể, vì hầu hết các đại lượng vật lý đều có bản chất tương tự.

- Biến đổi đầu vào dạng tương tự thành dạng số (a/d)

- Xử lý tín hiệu số

- Biến đổi đầu ra dạng số thành dạng tương tự (d/a)

Quá trình kết hợp giữa kỹ thuật số và kỹ thuật tương tự là cần thiết cho các hệ thống số, giúp tận dụng ưu điểm của cả hai công nghệ Trong các hệ thống lai ghép, việc xác định rõ phần nào sử dụng kỹ thuật số và phần nào áp dụng kỹ thuật tương tự là rất quan trọng để tối ưu hóa hiệu suất.

HỆ THỐNG SỐ VÀ MÃ SỐ

1.2.1 Hệ thống số thập phân:

Hệ thập phân là hệ thống số rất quen thuộc, gồm 10 số mã như nói trên Dưới đây là vài ví dụ số thập phân:

1.2.2 Hệ thống số nhị nhân:

Hệ nhị phân gồm hai số mã trong tập hợp

Mỗi số mã trong một số nhị phân được gọi là một bit (viết tắt của binary digit)

Số N trong hệ nhị phân:

N = (anan-1an-2 .ai a0 , a-1a-2 a-m)2 (với ai S2) Có giá trị là:

N = an 2n + an-1.2n-1 + + ai.2i + + a0.2^0 + a-1.2^-1 + a-2.2^-2 + + a-m.2^-m, trong đó an là bit có trọng số lớn nhất (MSB - Most Significant Bit) và a-m là bit có trọng số nhỏ nhất (LSB - Least Significant Bit).

1.2.3 Hệ thống số bát phân:

Hệ bát phân gồm tám số trong tập hợp

Số N trong hệ bát phân:

N = (anan-1an-2 .ai a0 , a-1a-2 a-m)8 (với ai S8)

1.2.4 Hệ thống số thập lục phân:

Hệ thập lục phân được dùng rất thuận tiện để con người giao tiếp với máy tính, hệ này gồm mười sáu số trong tập hợp

Số N trong hệ thập lục phân:

N = (anan-1an-2 .ai a0 , a-1a-2 a-m)16 (với ai S16) Có giá trị là:

Người ta thường dùng chữ H (hay h) sau con số để chỉ số thập lục phân

Thông tin trên mạch số điều được xử lý dưới dạng nhị phân, do đó mọi dữ liệu, bao gồm số lượng, chữ cái, dấu hiệu và lệnh, đều cần phải chuyển đổi sang dạng nhị phân để mạch có thể hiểu và xử lý Để thực hiện điều này, cần quy định cách thức biểu diễn các dữ liệu khác nhau bằng các mã số Một trong những mã thập phân phổ biến nhất là mã BCD (Binary Code Decimal), là mã hóa số thập phân theo dạng nhị phân.

Vì ký số thập phân lớn nhất là 9 nên ta cần 4 bit để mã hóa mỗi kí số thập phân

Để minh họa mã BCD, chúng ta sẽ mã hóa số thập phân 235 bằng mã BCD Mỗi chữ số của hệ thập phân được biểu diễn bằng một tổ hợp mã BCD tương ứng.

Mỗi số thập phân được đổi sang số nhị phân tương đương và luôn luôn dùng 4 bít cho từng số thập phân

Mã BCD sử dụng mã nhị phân 4 bit để biểu diễn các số thập phân, với các giá trị hợp lệ chỉ từ 0000 đến 1001 Các nhóm số nhị phân 4 bit khác không được sử dụng trong mã BCD.

Máy tính không chỉ xử lý dữ liệu số mà còn thao tác với nhiều loại thông tin khác như chữ cái, dấu câu và ký tự đặc biệt Các mã này được gọi là mã chữ số, bao gồm 26 chữ cái thường, 26 chữ cái hoa, 10 ký tự số, 7 dấu câu và khoảng 20 đến 40 ký tự khác Mã chữ số thực sự biểu diễn tất cả các ký tự và chữ số có trên bàn phím máy tính.

Mã chữ số được sử dụng rộng rãi hiện nay là mã ASCII( American Standard Code Information Interchange)

Mã ASCII là bộ mã có 7 bit nên có 2 7 = 128 nhóm mã đủ để biểu thị tất cả các ký tự trên bàn phím máy tính

Bảng danh sách bảng mã ASCII

Ký tự Mã ASCII 7 bit Octal Hexa

Ngoài dữ liệu số, máy tính còn có khả năng xử lý thông tin dạng ký tự, bao gồm chữ cái, dấu câu và ký tự đặc biệt Những mã này được gọi là mã chữ số, bao gồm 26 chữ cái thường, 26 chữ cái hoa, 10 ký tự số, 7 dấu câu và từ 20 đến 40 ký tự khác Mã chữ số thể hiện tất cả các ký tự và chữ số có trên bàn phím máy tính.

CÁC CỔNG LOGIC CƠ BẢN

Thực hiện phép toán logic VÀ (AND) Đầu ra chỉ bằng 1 khi tất cả các đầu vào bằng 1

Cổng VÀ 2 đầu vào: b Ký hiệu: c Bảngtrạng thái: d Biểu thức và dạng tín hiệu

Hình 1.1: Ký hiệu cổng AND

Thực hiện phép toán logic HOẶC (OR) Đầu ra chỉ bằng 0 khi tất cả các đầu vào bằng 0

Cổng HOẶC 2 đầu vào: b Ký hiệu: c Bảngtrạng thái: d Biểu thức và dạng sóng:

Thực hiện phép toán logic ĐẢO (NOT)

Cổng ĐẢO chỉ có 1 đầu vào: b Ký hiệu:

Hình 1.3: Ký hiệu cổng OR Bảng 1.2 c Bảng trạng thái :

1 0 d Biểu thức và dạng sóng:

Phép ĐẢO trong toán học logic VÀ cho ra đầu ra bằng 0 chỉ khi tất cả các đầu vào đều bằng 1 Cổng VÀ ĐẢO với 2 đầu vào được ký hiệu bằng một biểu tượng đặc trưng và có bảng trạng thái rõ ràng để thể hiện các kết quả đầu ra tương ứng với các giá trị đầu vào.

1 1 0 d Biểu thức và dạng sóng:

Hình 1.5: Ký hiệu cổng NOT

Hình 1.7: Ký hiệu cổng NAND

Cổng logic HOẶC ĐẢO là một loại cổng mà đầu ra chỉ cho giá trị 1 khi tất cả các đầu vào đều bằng 0 Cổng này có hai đầu vào và thường được ký hiệu bằng các ký hiệu đặc trưng trong bảng trạng thái.

0 d Biểu thức và dạng tín hiệu:

+ Dạng tín hiệu vào ra

1.3.6.Cổng EX-OR: a Chức năng:

Biểu thức logic HOẶC CÓ LOẠI TRỪ (XOR) là phép toán cộng module 2, cho ra kết quả 0 khi tất cả các đầu vào giống nhau Cổng XOR với 2 đầu vào được ký hiệu và có bảng trạng thái riêng, thể hiện các kết quả đầu ra tương ứng với các kết hợp đầu vào khác nhau.

1 1 0 d Biểu thức logic và dạng sóng:

1.3.7 Cổng EX – NOR: a Chức năng:

Cổng XNOR thực hiện phép toán đảo của XOR, với đầu ra chỉ bằng 1 khi tất cả các đầu vào giống nhau Cổng này có hai đầu vào và được ký hiệu đặc trưng Bảng trạng thái của cổng XNOR cho thấy các kết quả đầu ra tương ứng với các đầu vào khác nhau Biểu thức logic và dạng sóng của cổng XNOR cũng thể hiện rõ tính chất này.

+ Dạng sóng tín hiệu vào ra

Hình 1.13: Ký hiệu cổng EX –NOR

Còn gọi là cổng đệm Tín hiệu số qua cổng BUFFER không đổi trạng thái logic Cổng BUFFER được dùng với các mục đích sau:

- Đưa điện thế của tín hiệu về đúng chuẩn của các mức logic

- Nâng khả năng cấp dòng cho mạch

- Ký hiệu của cổng BUFFER

Hình 1.15: Ký hiệu cổng đệm

Tuy cổng đệm không làm thay đổi trạng thái logic của tín hiệu vào cổng nhưng nó giữ vai trò rất quan trọng trong các mạch số.

BIỂU THỨC LOGIC VÀ MẠCH ĐIỆN

1.4.1 Mạch điện biểu diễn biểu thức Logic:

Ta dùng ký hiệu logic của mạch điện tử thay thế phép tính logic có trong biểu thức hàm logic thì được sơ đồ logic của hàm

Ví dụ: Cho hàm F = AB + BC + AC Hãy vẽ sơ đồ logic của hàm

Từ biểu thức ta thay phép toán OR bằng ký hiệu OR và phép toán AND bằng ký hiệu ABD Như vậy ta được sơ đò logic như hình 1.1.6

1.4.2 Xây dựng biểu thức logic theo mạch điện cho trước: trên sơ đồ logic, từ đầu vào đến đầu ra, viết biểu thức hàm đầu ra của từng cấp, cuối cùng được biểu thức hàm logic toàn sơ đồ

Ví dụ: cho sơ đồ logic như hình 2.6a, hãy viết biểu thức hàm logic của sơ đồ

Từ sơ đồ ta có các biểu thức sau

ĐẠI SỐ BOOL VÀ ĐỊNH LÝ DEMORGAN

Đại số logic còn được gọi là đại số boole lý thuyết này do george boole nhà toán học người anh đưa ra năm 1847

Ta đã biết mạch số hoạt động ở chế độ nhị phân, nơi mỗi điện thế vào và ra sẽ có giá trị

Giá trị 0 và 1 trong mạch logic biểu thị khoảng điện thế định sẵn, cho phép sử dụng đại số logic để phân tích và thiết kế các hệ thống kỹ thuật số Đại số logic giúp phân tích và thiết kế mạch điện dựa trên mối quan hệ giữa biến và hàm, trong đó các biến và hàm chỉ nhận hai giá trị 0 và 1, thể hiện hai trạng thái logic khác nhau như đúng và sai, cao và thấp, mở và đóng Nó cũng là công cụ biểu diễn mối quan hệ giữa đầu ra và đầu vào của mạch logic dưới dạng phương trình đại số, với đầu vào là các biến logic quyết định mức logic của đầu ra tại thời điểm bất kỳ, thường được ký hiệu bằng chữ cái.

Xi là biến logic có hai giá trị là 0 và 1 (xi ∈ {0, 1}) Tập hợp n biến logic tạo ra 2^n tổ hợp giá trị khác nhau, với giá trị thập phân tương ứng từ 0 đến 2^n - 1 Hàm f(x1, x2,…,xn) được gọi là hàm logic khi các biến của nó là biến logic và f chỉ nhận một trong hai giá trị.

Đại số logic bao gồm ba phép toán cơ bản: or, and và not, được gọi là phép toán logic Các mệnh đề cơ sở trong đại số logic bao gồm: x + 0 = x, x + 1 = 1, x + x = 1, x 0 = 0, x 1 = x, và x x = 0 Định luật đồng nhất chỉ ra rằng x + x = x và x x = x Định luật phủ định của phủ định khẳng định rằng x x = x Định luật kết hợp cho phép ta viết x1 + (x2 + x3) = (x1 + x2) + x3 và x1 (x2 x3) = (x1 x2) x3 Định luật giao hoán xác định rằng x1 + x2 = x2 + x1 và x1 x2 = x2 x1 Cuối cùng, định luật phân phối được thể hiện qua x1(x2 + x3) = x1.x2 + x1.x3.

 Định lý này có thể mở rộng cho hàm nhiều biến: n n n n x x x x x x x x x x x x

Định lý De Morgan cho phép chuyển đổi phép cộng logic thành phép nhân logic và ngược lại, giúp giải quyết các bài toán thiết kế mạch logic tổ hợp dựa trên các cửa logic cơ bản có sẵn.

Chú ý: trong các định luật trên xi có thể là biến đơn hoặc biểu thức.

ĐƠN GIẢN BIỂU THỨC LOGIC

Trong thiết kế khối chức năng logic, việc tạo ra một sơ đồ logic đơn giản, đáp ứng đầy đủ yêu cầu thiết kế là rất quan trọng Yêu cầu hàng đầu là tính kinh tế và độ ổn định, tin cậy cao của mạch điện tử Để đạt được điều này, sơ đồ logic cần sử dụng ít phần tử logic cơ bản nhất có thể, vì sơ đồ càng đơn giản thì độ tin cậy và ổn định càng cao Để xây dựng sơ đồ hiệu quả, cần tìm ra phương trình logic tối giản mô tả chính xác chức năng của mạch Các hàm logic thường gặp không phải lúc nào cũng ở dạng tối giản, dẫn đến việc sử dụng nhiều linh kiện logic và làm tăng chi phí Sơ đồ phức tạp sẽ giảm độ ổn định và tin cậy, đồng thời tăng khả năng hư hỏng Do đó, trước khi xây dựng mạch, cần rút gọn hàm và đưa phương trình về dạng tối giản với số hạng và số biến tối thiểu.

1.6.1.Đơn giản biểu thức logic bằng phương pháp đại số Áp dụng các định luật của đại số logic để đơn giản hàm logic sao cho hàm cuối cùng là tối giản, thực hiện hàm cần ít phần tử logic cơ bản nhất vì trong thực tế các biểu thức logic rất đa dạng, từ một hàm logic cũng có thể biểu diễn theo nhiều cách khác nhau nên khó có thể tìm ra một quy trình tồi ưu để tìm ra được một biểu thức logic tối giản một cách nhanh nhất tuy nhiên, nếu nắm chắc các định luật của đại số boole và có kinh nghiệm chúng ta có thể thu được kết qủa tốt

+ Một số công thức thường dùng:

Từ công thức (4) ta có hệ quả: AB  A C  BCD  AB  A C ví dụ: tối thiểu hoá hàm logic sau: a) F  A B C  A B C  A B ( C  C )  A B b) F  A ( BC  B C )  A ( B C  B C )  A(BC  B C  BC  B C )  A c)

1.6.2 Rút gọn biểu thức logic bằng bìa Karnaugh: a Cho hàm dạng chuẩn tắc tuyển:

Phương pháp này được tiến hành theo các bước sau:

1 Biểu diễn hàm đã cho trên bảng karnaugh

2 Kết hợp thành từng nhóm 2 n ô gồm các ô có giá trị bằng “1” hoặc “x” kế cận hoặc đối xứng nhau tạo thành một vòng kín trên bảng karnaugh khi kết hợp các ô cần tuân theo quy tắc sau:

- Các ô kế cận hoặc đối xứng nhau là các ô chỉ khác nhau 1 bit

- Số ô chứa trong 1 nhóm phải là tối đa (2 n ô với n là tối đa)

Mỗi nhóm phải có ít nhất một ô chứa giá trị “1” độc lập, không được nằm trong nhóm khác Nếu một nhóm chỉ chứa các ô giá trị “1” đã có trong nhóm khác, thì nhóm đó sẽ bị coi là thừa Tuy nhiên, mỗi ô chứa giá trị “1” có thể được kết hợp và sử dụng nhiều lần.

- Phải đảm bảo tất cả các ô chứa giá trị “1” đều được kết hợp và số nhóm kết hợp phải là tối thiểu

3 Nhóm 2 n ô sẽ bỏ đi được n biến đó là những biến vừa xuất hiện ở cả dạng trực tiếp lẫn dạng đảo , số hạng tạo thành là tích các biến còn lại (gọi là tích cực tiểu) kết quả là tổng các số hạng tạo thành từ các nhóm được kết hợp (dạng tổng các tích)

4 Trong một số trường hợp, có thể có nhiều cách kết hợp, nghĩa là có thể có nhiều hàm tối thiểu những hàm tối thiểu này cần được so sánh, kiểm tra để chọn ra hàm tối thiểu thực sự

Ví dụ 1: Cho hàm F ( A , B , C )   m ( 0 , 1 , 2 , 5 ) Hãy tối thiểu hoá hàm bằng bảng karnaugh Giải:

Kết hợp các ô như bảng bên ta được ít nhất 2 nhóm phủ hết các ô chứa giá trị “1” của hàm, các ô đó ở kề nhau hoặc đối xứng nhau

Ta được hàm rút gọn sau: F  A C  B C

Ví dụ 2: Cho hàm F  A B C D  A B CD  A B C D  A B Hãy tối thiểu hoá hàm bằng bảng karnaugh

Giải: Kết hợp các ô như bảng bên ta được ít nhất 3 nhóm phủ hết các ô chứa giá trị “1” của hàm

Ta được hàm rút gọn sau: F  B D  A B  B C

Ví dụ 3: Cho hàm F ( A , B , C , D )   m (0,2,3,8,9 ,10,11,13, 15) víi N  1( Với A là trọng số lớn nhất , D là trọng số nhỏ nhất) Hãy tối thiểu hoá hàm bằng bảng karnaugh

Ta được hàm rút gọn sau: F  B  AD b Cho hàm dạng chuẩn tắc hội:

Phương pháp này tương tự như hàm ở dạng chuẩn tắc tuyển, nhưng có sự khác biệt khi thay thế các ô chứa giá trị "1" bằng các ô có giá trị "0" Ngoài ra, tổng các tích được thay bằng tích các tổng trong quá trình biểu diễn hàm.

Ví dụ 4: Cho hàm F ( A , B , C , D )   ( 4 , 5 , 6 , 7 , 12 , 14 ) víi N  1 Hãy tối thiểu hoá hàm bằng bảng karnaugh

Ta được hàm rút gọn sau: F  ( A  B )( B  D )

Tùy thuộc vào yêu cầu thiết kế và loại phần tử sử dụng, chúng ta cần lựa chọn phương pháp tối thiểu phù hợp Ví dụ, nếu chỉ sử dụng cổng NAND, phương trình sẽ được viết dưới dạng tổng các tích Ngược lại, nếu chỉ sử dụng cổng NOR, phương trình sẽ ở dạng tích các tổng Sau đó, có thể áp dụng luật phủ định của phủ định và định lý Morgan để biến đổi phương trình một cách hiệu quả.

THIẾT KẾ MẠCH LOGIC

Phương pháp thiết kế logic là các bước cơ bản tìm ra sơ đồ mạch điện logic từ yêu cầu nhiệm vụ logic đã cho

Hình 1.18: là quá trình thiết kế nói chung của mạch tổ hợp trong đó bao gồm 4 bước chính a Phân tích yêu cầu:

Yêu cầu thiết kế cho vấn đề logic thực có thể được trình bày dưới dạng đoạn văn hoặc bài toán cụ thể Nhiệm vụ phân tích bao gồm việc xác định biến số đầu vào, hàm đầu ra và mối quan hệ giữa chúng Bước tiếp theo là lập bảng trạng thái để minh họa các thông tin này.

Hình 1.18: Các bước thiết kế mạch logic

Đầu tiên, chúng ta cần lập bảng để thể hiện mối quan hệ giữa trạng thái đầu vào và đầu ra, được gọi là bảng trạng thái Bảng này sử dụng các con số 0 và 1 để biểu thị các trạng thái tương ứng, từ đó tạo ra bảng trạng thái các giá trị thực logic Đây là hình thức đại số của yêu cầu thiết kế Cuối cùng, tiến hành tối thiểu hóa để tối ưu hóa bảng trạng thái.

Khi số lượng biến tương đối ít, phương pháp hình vẽ là lựa chọn thích hợp Tuy nhiên, nếu số biến nhiều, phương pháp đại số sẽ trở nên tiện lợi hơn Để minh họa, việc vẽ sơ đồ logic có thể giúp làm rõ mối quan hệ giữa các biến.

Kết quả của quá trình tối thiểu hóa là các biểu thức logic, từ đó cho phép chúng ta chọn lựa loại cổng logic phù hợp, giúp dễ dàng hơn trong việc vẽ sơ đồ logic.

GIỚI THIỆU IC

Ứng với các cổng logic cơ bản thì ta có thể thấy được hình dạng thực tế của chúng được tíc hợp thành các IC sau:

+ IC cổng AND 2 đầu vào VI MẠCH 7408/74LS08

+ IC cổng OR 2 đầu vào VI MẠCH 7432/74LS32

+ IC cổng NOT 1 đầu vào VI MẠCH 7404/74LS04

+ IC cổng NAND đầu vào VI MẠCH 7400/74LS00

+ IC cổng NOR 2 đầu vào VI MẠCH 7402/74LS02

+ IC cổng XOR 2 đầu vào VI MẠCH 7486/74LS86

+ IC cổng XNOR 2 đầu vào VI MẠCH 74726/74LS726

1 Đổi các số thập phân dưới đây sang hệ nhị phân và hệ thập lục phân : a/ 12 b/ 24 c/ 192 d/ 2079 e/ 15492 f/ 0,25 g/ 0,375 h/ 0,376 i/ 17,150 j/ 192,1875

2 Đổi sang hệ thập phân và mã BCD các số nhị phân sau đây: a/ 1011 b/ 10110 c/ 101,1 d/ 0,1101 e/ 0,001 f/ 110,01 g/ 1011011 h/ 10101101011

3 Đổi các số thập lục phân dưới đây sang hệ 10 và hệ 8: a/ FF b/ 1A c/ 789 d/ 0,13 e/ ABCD,EF

4 Đổi các số nhị phân dưới đây sang hệ 8 và hệ 16: a/ 111001001,001110001 b/ 10101110001,00011010101 c/ 1010101011001100,1010110010101 d/ 1111011100001,01010111001

5 Mã hóa số thập phân dưới đây dùng mã BCD : a/ 12 b/ 192 c/ 2079 d/15436 e/ 0,375 f/ 17,250

6.chứng minh các đẳng thức sau:

7 hãy tìm hàm đảo của các hàm logic dưới đây (dùng định lý de morgan và các định luật):

8 Chứng minh bằng đại số các biểu thức sau: a/ A.B A B A B A B b/ A.B A C (A C)(A B) c/ A.C B.C A C B.C d/ (A B)(A C)(B C) (A B)(A C) e/ (A C)(B C) (A C)(B C)

9 Rút gọn các hàm dưới đây bằng phương pháp đại số (A = MSB) a/ f1 = ABC + A B C + AB C D b/ f2 = (A+BC) + A ( B + C )(AD+C) c/ f3 = (A+B+C)(A+B+C )( A +B+C)( A +B+ C ) d/ f4(A,B,C,D) = (0,3,4,7,8,9,14,15) e/ f5 = A B + AC + BC f/ f6 = (A+ C )(B+C)(A+B)

10 Dùng bảng Karnaugh rút gọn các hàm sau: (A = MSB) a/ F(A,B,C) = F(1,3,4) b/ F(A,B,C) = F(1,3,7) c/ FA,B,C) = F(0,3,4,6,7) d/ F(A,B,C) = F(1,3,4) Các tổ hợp biến 6,7 cho hàm không xác định e/ F(A,B,C,D) = F(5,7,13,15) f/ F(A,B,C,D) = F(0,4,8,12) g/ F(A,B,C,D) = F(0,2,8,10) h/ F(A,B,C,D) = F(0,2,5,6,9,11,13,14) i/ F(A,B,C,D) = F(0,1,5,9,10,15) j/ F(A,B,C,D) = F (0,5,9,10) với các tổ hợp biến (2,3,8,15) cho hàm không xác định k/ f(A,B,C,D,E) = F(2,7,9,11,12,13,15,18,22,24,25,27,28,29,31)

FLIP – FLOP

FLIP - FLOP S –R

2.1.1 FF sử dụng cổng NAND

Trigơ RS nói trên thuộc loại tác động cao Có thể xây dựng trigơ R Scó tác động thấp từ 2 cửa NAND a Cấu trúc: b Nguyên lý:

Hình 2.1: Flip – Flop S-R dùng cổng NAND

Khi R = 1, S = 0 khi đó Q =1 và hồi tiếp về cổng 2 nên cổng 2 có hai ngõ vào bằng

Khi R = 1, S = 0 khi đó Q = 1 và hồi tiếp về cổng 1 nên cổng 1 có hai ngõ vào bằng 1 vậy Q = 0

Khi R = S = 0 Khi đó Q = Q = 1 và đây là trạng thái cấm

Khi R = S = 1 và trạng thái trước đó có Q = 1, Q = 0, hồi tiếp về cổng 1 khiến cổng này có ngõ vào bằng 0 Do đó, với Q = 1, trạng thái của S-RFF được giữ nguyên Điều này cho thấy FF là không đồng bộ, vì chỉ cần một trong hai ngõ vào S hoặc R thay đổi thì ngõ ra cũng sẽ thay đổi theo.

Phương trình logic: Q n  1  S n  R n Q n (2.1) d bảng trạng thái:

2.1.2 FF S- R dùng cổng NOR: a Cấu trúc: b Nguyên lý:

Sơ đồ logic, ký hiệu và bảng chân lý xây dựng từ cửa NOR

Khi R = S = 0, mạch hoạt động như một yếu tố trạng thái cân bằng Nhờ vào tính chất phản hồi khép kín, đầu ra Q có thể là 0 hoặc 1, với giá trị này hoàn toàn ngẫu nhiên.

Bảng 2.1 Bảng chức năng của FF dùng cổng NOR

Hình 2.2: Flip – Flop S-R dùng cổng NOR

Từ sơ đồ logic ta dễ dàng thấy rằng chỉ cần thay đổi mức logic đầu và S hoặc R thì trigơ sẽ chọn 1 trạng thái cân bằng

Giản đồ thời gian của trigơ như hình vẽ dưới đây với đường nét đứt là đường chỉ nguyên nhân của sự thay đổi trạng thái c Phương trình:

Phương trình logic: Q n  1  S n  R n Q n (2.2) d bảng trạng thái:

2.1.3 FF S-R tác động xung lệnh:

Bảng 2.2 Bảng chức năng của FF dùng cổng NOR

Hình 2.3: Sơ đồ cấu trúc và kí hiệu S-R FF có xung nhịp

Khi Ck = 0, các cổng 34 bị ngắt và FF giữ nguyên trạng thái cũ Ngược lại, khi Ck = 1, các cổng 3 và 4 cho phép FF tiếp nhận tín hiệu và nhận tín hiệu vào R và S.

FF giống như một FF SR cơ bản

R= 0, S = 1, đầu ra cổng 3 có mức thấp FF lập ở trạng thái 1

Nếu R = 1, S = 0 đầu tại cổng 4 ở mức thấp khi đó FF bị xóa về trạng thái 0

Nếu R = 0, S = 0 thì các cổng 3,4 đều đưa ra mức cao khi đó FF giữ nguyên trạng thái cũ

Nếu R = 1 và S = 1, các công 3, 4 sẽ tạo ra mức thấp, dẫn đến đầu ra Q và Q đều ở mức cao, tạo thành trạng thái cấm Điều này cho thấy chức năng của phương trình đặc trưng giữa FF S-R và xung nhịp không khác gì so với FF S-R cơ bản.

Như ta đã phân tích nguyên lý trên thì ta thấy phương trình đặc trưng của FF S-R có xung nhịp không có gì khác FF S-R cơ bản

Từ nguyên lý và phương trình đặc trưng thì ta có bảng trạng thái sau:

FLIP-FLOP J-K

Mạch điện JK flip-flop có khả năng thiết lập và duy trì trạng thái 0 hoặc 1, đồng thời cho phép chuyển đổi giữa các trạng thái dựa trên tín hiệu đầu vào J, K và tín hiệu xung đồng hồ Ck Cấu trúc của mạch này đóng vai trò quan trọng trong việc lưu trữ thông tin và thực hiện các chức năng logic.

J = 0, K = 1 với Ck là sườn âm thì Qn+1 = 0

Bảng 2.3: Bảng trạng thái của FF S-R có xung nhịp

J= 1, K = 0, với Ck là sườn âm thì Qn+1 = 1

J = 1,K = 1, với Ck là sườn âm thì Qn+1 = Qn chuyển đổi trạng thái

J = 0, K = 0, với Ck là sườn âm thì Qn+1 = Qn giữ nguyên trạng thái c Phương trình:

Qn+1 = J Qn + K Qn (2.4) với điều kiện đã xuất hiện sườn âm của xung Ck d Bảng trạng thái:

Flip - Flop JK Master Slave: a Cấu trúc:

Loại FF S-R trước đây vẫn còn có sự ràng buộc giữa r và s, nguyên nhân chính là khi

Khi R = S = 1, các đầu ra G và H đều ở mức thấp, dẫn đến tình huống không mong muốn khi cả Qm và Qm đều ở mức cao = 1 Để khắc phục tình trạng này, tín hiệu đầu ra được đưa trở lại các đầu vào của G và H, vì Q và Q luôn có trạng thái ngược nhau.

Theo sự trình bày về cải tiến của FF JK, hoạt động của nó tương tự như FF S-R master slave, với điểm khác biệt nằm ở sự tương đương của các tín hiệu đầu vào.

Hình 2.4: Cấu trúc và ký hiệu Bảng 2.4: Bảng trạng thái của FF JK

Phương trình đặc trưng của FF JK được biểu diễn như sau: Q n+1 = S + RQn = JQn + KQnQn (2.6), với điều kiện xuất hiện sườn âm của xung clock.

Công thức 2.6 cho thấy FF JK phản ánh mối quan hệ logic giữa Q n+1 và Qn Nhờ vào Qn và Qn phản hồi về cổng điều khiển G và H, J và K không còn bị ràng buộc lẫn nhau Do đó, chúng ta có phương trình đặc trưng cho FF JK.

FLIP –FLOP T

FF – T là mạch điện có chức năng duy trì và chuyển đổi trạng thái tùy thuộc vào tín hiệu đầu vào Trong điều kiện định thời của Ck

Khi T=0 FF giữ nguyên trạng thái

Khi T=1 FF lật trạng thái (toggle)

Như vậy mạch T FF thay đổi trạng thái tuần tự theo mỗi lần xung kích thích

Khi tín hiệu đầu vào T duy trì ở mức logic cao lâu hơn thời gian trễ của mạch, mạch sẽ tiếp tục chuyển trạng thái cho đến khi thời gian tồn tại của T kết thúc Điều này khiến việc xác định trạng thái hiện tại của mạch trở nên khó khăn và chỉ có thể hoạt động ở chế độ đồng bộ, vì thời gian tồn tại mức logic cao của T thường lớn hơn nhiều so với thời gian trễ của mạch.

Từ nguyên lý làm việc của FF – T ta đưa ra được phương trình đặc trưng của T-FF:

T-FF là một trigơ có 2 đầu ra và 1 đầu vào T T-FF có bảng thái như sau:

Hình 2.5: Cấu trúc và ký hiệu FF - T

Bảng 2.5: Bảng trạng thái của FF T

FLIP - FLOP D

Flip – Flop D là mạch điện có chức năng thiết lập trạng thái 0 theo tín hiệu đầu vào

D = 0 và thiết lập trạng thái 1 theo tín hiệu đầu vào D = 1 trong điều kiện phải có xung định thời

Khi C = 0 thì cổng C và E ngắt FF duy trì trạng thái

Nếu C = 1 D = 0 thì đầu ra c ở mức cao, đầu ra E ở mức thấp FF ở trạng thái 0 nếu

D = 1 thì đầu ra c ở mức thấp, đầu ra E ở mức cao FF ở trạng thái 1 vậy nếu có xung Cp và D ở mức nào thì FF ở mức đó

Theo như nguyên lý thì FF D trên đã thỏa mãn định nghĩa Vì vậy ta có phương trình đặc trưng sau:

Hình 2.6: Cấu trúc và kí hiêu FF - D

FLIP - FLOP VỚI NGÕ VÀO PRESET VÀ CLEAR

FF có trạng thái ngõ ra bất kỳ khi khởi động, nhưng trong nhiều trường hợp, cần thiết phải đặt trước ngõ ra Q=1 hoặc Q=0 Để thực hiện điều này, người ta thêm vào FF các ngõ vào Preset (đặt trước Q=1) và Clear (xóa Q=0) Các ngõ vào này của FF RS hoạt động với mức thấp.

Hình 4.6: FF RS có ngõ vào Set và Clear

1 Viết bảng chân lý của các Flip –Flop JK,D, Tcó hai đầu vào không đồng bộ, chân Pr và

CL tác động ở mức thấp

2 Vẽ tín hiệu Q trên các giản đồ thời gian cho ở hìh a, b, c, d

3 Cho sơ đồ logic dưới đây hãy vẽ dạng song đầu ra theo dạng song đầu vào Cp và Vi đã cho

4 Xét sơ đồ logic dưới đay hãy vẽ dạng song đầu ra tương ứng voíư dạng sóng đầu vào

5 Cho các mạch điện như sơ đồ dưới đây và các dạng sóng A, B, C Hãy viết biểu thức hàm logic và vẽ dạng sóng của các Q1, Q2, Q3

MẠCH LOGIC MSI

MẠCH MÃ HÓA

3.1.1.Sơ đồ khối tổng quát

Mạch mã hóa (ENCODER) là mạch có nhiệm vụ biến đổi những ký hiệu quen thuộc với con người sang những ký hiệu không quen thuộc với con người

Sơ đồ khối tổng quát của một mạch mã hóa như Hình 3.1

Hình 3.1: Sơ đồ khối tổng quát của một mạch mã hóa

Khi một ngõ vào được chọn, sẽ có một tổ hợp nhị phân tương ứng cho ngõ ra Ngõ vào đầu tiên có dạng 1 0…0 và ngõ vào cuối cùng là 00…1 Nếu ngõ vào được chọn có mức logic 1, ta gọi là ngõ vào tác động ở mức cao; ngược lại, nếu ngõ vào có mức logic 0, ta gọi là ngõ vào tác động ở mức thấp.

3.1.2 Mạch mã hóa từ 4 sang 2

Hình 3.2: Mạch mã hóa từ 4 sang 2

Trong quá trình phân tích bảng trạng thái, biến 0 không ảnh hưởng đến kết quả, vì vậy chỉ cần vẽ bảng Karnaugh cho ba biến 1, 2 và 3 Cần lưu ý rằng do bảng trạng thái có các trường hợp bất chấp của biến, một trị riêng của hàm có thể dẫn đến 2 hoặc 4 số 1 trong bảng Karnaugh Chẳng hạn, với trị 1 của cả hai hàm A1 và A0 ở dòng cuối cùng, ta có thể thu được 4 số 1 trong các ô 001, 011, 101 và 111 của ba biến 123.

Từ bảng Karnaugh, ta có kết quả và mạch tương ứng Trong mạch không có ngã vào

0, điều này được hiểu là mạch sẽ chỉ báo số 0 khi không tác động vào ngã vào nào

Hình 3.3: Bảng trạng thái và sơ đồ mạch

3.1.3 Mạch mã hóa từ 8 sang 3

Hình 3.4: Sơ đồ khối mã hóa 8 sang 3 đường

X0, X1, ….,X7 là các ngõ vào tín hiệu

Mạch mã hóa nhị phân thực hiện biến đổi tín hiệu ngõ vào thành một từ mã nhị phân tương ứng ở ngõ ra, cụ thể như sau

Chọn mức tác động (tích cực) ở ngõ vào là mức logic 1, ta có bảng trạng thái mô tả hoạt động của mạch bảng 4.1:

Khi một ngõ vào có trạng thái tích cực (logic 1) trong bảng trạng thái, trong khi các ngõ vào khác ở trạng thái không tích cực (logic 0), ngõ ra sẽ phát sinh mã tương ứng Cụ thể, nếu ngõ vào x0=1 và các ngõ vào còn lại đều bằng 0, thì mã xuất hiện ở ngõ ra sẽ được xác định.

000, khi ngõ vào x1=1 và các ngõ vào còn lại bằng không thì từ mã ở ngõ ra là 001, vv… Phương trình logic tối giản:

Hình 3.5 Mạch mã hóa nhị phân từ 8 sang 3

Nếu chúng ta chọn mức tác động tích cực ở ngõ vào là mức logic 0, bảng trạng thái mô tả hoạt động của mạch này như sau bảng 4.2:

Phương trình logic tối giản

3.1.4 Mạch mã hóa ưu tiên

Trong hai mạch mã hóa đã phân tích, tín hiệu đầu vào hoạt động độc lập, tức là không có hai tín hiệu trở lên cùng tác động ở mức logic 1 Vì vậy, việc thiết lập thứ tự ưu tiên là cần thiết.

Hình 3.6: Sơ đồ khối mã hoá ưu tiên 4 sang 2

Khi nhiều tín hiệu đồng thời tác động, tín hiệu có mức độ ưu tiên cao hơn sẽ được ưu tiên xử lý Nếu ngõ vào có độ ưu tiên cao nhất bằng 1, trong khi các ngõ vào có độ ưu tiên thấp hơn cũng bằng 1, mạch sẽ phát sinh mã nhị phân tương ứng với ngõ vào có mức độ ưu tiên cao nhất.

Xét mạch mã hóa ưu tiên 4 → 2 ( 4 ngõ vào, 2 ngõ ra) (Hình 4.7)

Bảng trạng thái mô tả hoạt động của mạch

Hình 3.7 Sơ đồ mạch mã hóa ưu tiên từ 4 sang 2

MẠCH GIẢI MÃ

Mạch giải mã (DECODER) là mạch làm nhiệm vụ biến đổi những ký hiệu không quen thuộc với con người sang những ký hiệu quen thuộc với con nguời

Xét mạch giải mã nhị phân 2 → 4 (2 ngõ vào, 4 ngõ ra) như trên hình 7.9

Chọn mức tích cực ở ngõ ra là mức logic 1

Hình 3.8: Sơ đồ mạch giải mã 2 sang 4

Bảng trạng thái mô tả hoạt động của mạch:

Phương trình logic tối giản

Hình 3.9: Sơ đồ logic mạch giải mã từ 2 sang 4

Biểu diễn bằng cổng logic dùng diode:

Hình 3.10: Mạch giải mã từ 2 sang 4 dùng diode

Trường hợp chọn mức tích cực ở ngõ ra là mức 0 (mức logic thấp L): hình 7.12

Hình 3.11: Mức tích cực ngõ ra là mức logic thấp

Bảng trạng thái của mạch:

Hình 3.12: Sơ đồ logic mạch giải mã từ 2 sang 4 với ngõ ra tích cực ở mức thấp

3.2.3 Giải mã 3 đường sang 8 đường

Dùng 2 mạch giải mã 2 đường sang 4 đường để thực hiện mạch giải mã 3 đường sang 8 đường

Quan sát bảng sự thật cho thấy trong các tổ hợp số 3 bit, có hai nhóm với các bit thấp A1A0 hoàn toàn giống nhau; một nhóm có A2 = 0, trong khi nhóm còn lại có A2 = 1.

= 1 Như vậy ta có thể dùng ngã vào G cho bit A2 và mắc mạch như sau

Khi A2=G=0, IC1 giải mã cho 1 trong 4 ngã ra thấp và khi A2=G=1, IC2 giải mã cho 1 trong 4 ngã ra cao

Trên thị trường hiện có các loại IC giải mã như:

- 74139 là IC chứa 2 mạch giải mã 2 đường sang 4 đường, có ngã vào tác động cao, các ngã ra tác động thấp, ngã vào cho phép tác động thấp

IC 74138 là một bộ giải mã 3 vào 8 ra, với đặc điểm là các ngã vào có tác động cao và các ngã ra có tác động thấp Hai ngã vào G2A và G2B cho phép tác động thấp, trong khi ngã vào G1 có tác động cao.

- 74154 là IC giải mã 4 đường sang 16 đường có ngã vào tác động cao, các ngã ra tác động thấp, 2 ngã vào cho phép E1 và E2 tác động thấp

Hình 3.13: Mạch giả mã 3 sang 8

Dưới đây là bảng trạng thái của IC 74138 và cách nối 2 IC để mở rộng mạch giải mã lên 4 đường sang 16 đường (H 4.15)

Hình 3.14: Mạch giả mã 3 sang 8 dùng 74 LS 138

Ngoài ra, mạch giải mã kết hợp với một cổng OR có thể tạo được hàm logic

3.2.4 Giải mã BCD sang thập phân:

Bộ giải mã BCD sang thập phân có các lối vào A,B, C, D; các lối ra là F0, F1, , F9 biểu diễn các số thập phân từ 0, 1, , 9

Bảng trạng thái: Bảng 4.10: Mô tả hoạt động mạch giải mã BCD sang thập phân

Từ hàm logic trên, ta có thể xây dựng sơ đồ giải mã này khi dùng 4 mạch not và 10 mạch nand 4 lối vào sơ đồ mạch như trên hình 4.20a

Các vi mạch giải mã phổ biến như 7442, 74l42, 74ls42, 7445 và 74145 đều có 16 chân, với 4 chân đầu vào (a, b, c, d) và 10 chân đầu ra tương ứng với các giá trị từ 0 đến 9 Mặc dù có ký hiệu khác nhau, các IC này đều sử dụng cùng một sơ đồ logic và có ký hiệu chân tương tự nhau.

Hình 3.15: Sơ đồ logic mạch giải mã BCD

3.2.5 Mạch giải mã BCD sang led 7 đoạn Đèn LED 7 đoạn, mỗi đoạn là một đèn LED Tùy theo cách nối các catot hoặc anot của các LED trong đèn, mà người ta phân thành 2 loại:

- LED 7 thanh loại anot chung

Hình 3.16 LED 7 thanh loại anot chung

LED 7 thanh loại catot chung yêu cầu mạch giải mã riêng biệt cho từng loại LED khác nhau Sơ đồ khối của mạch giải mã LED 7 thanh thể hiện cấu trúc hoạt động của hệ thống này.

Đối với đèn LED 7 thanh loại anot chung, các anot của đèn LED được nối chung và cấp nguồn ở mức logic 1 (5V) Để tắt một đoạn LED, ta kết nối catot tương ứng lên mức 1 (5V); ngược lại, để bật đoạn LED, ta nối catot tương ứng xuống mức logic 0 (mass).

Để hiển thị số 0 trên mạch giải mã LED 7 thanh, ta kết nối catot của đèn g với mức logic 1 để tắt đèn g, và nối catot của các đèn a, b, c, d, e, f xuống mass Khi đó, bảng trạng thái sẽ mô tả hoạt động của mạch như sau.

Dùng các phương pháp rút gọn hàm logic ta được phương trình logic của các đèn LED như sau:

Xét mạch giải mã 7 thanh loại catot chung

Chọn mức tích cực cho ngõ ra là mức logic 1 Do catot của các đoạn LED được nối chung và kết nối xuống mức logic 0 (mass), để tắt một đèn LED, ta cần đưa anot tương ứng xuống mức logic 0 (mass).

Để hiển thị số 0, ta cần nối anot của đèn g xuống mức 0 để tắt đoạn g, trong khi các catot của các đoạn a, b, c, d, e, f được nối lên nguồn, khiến các đoạn này sáng lên, từ đó chúng ta thấy số 0.

Lúc đó bảng trạng thái hoạt động của mạch như sau:

Dùng các phương pháp rút gọn hàm logic ta được phương trình logic của các đèn LED như sau:

3.2.6 Mạch giải mã BCD sang chỉ thị tinh thể lỏng:

LCD bao gồm 7 đoạn giống như LED thông thường và có chung một cực nền (backplane) Khi nhận tín hiệu xoay chiều với biên độ khoảng 3 - 15 VRMS và tần số từ 25 - 60 Hz giữa một đoạn và cực nền, đoạn đó sẽ được kích hoạt và phát sáng.

Trong quá trình tạo tín hiệu nghịch pha, hai tín hiệu được sử dụng để tác động lên đoạn cần cháy Để hiểu rõ về phương pháp vận chuyển tín hiệu, có thể áp dụng IC 4511 kết hợp với các cổng EX-OR nhằm điều khiển LCD Các ngã ra của IC 4511, vốn có chức năng giải mã BCD sang 7 đoạn với mức tác động cao, sẽ được kết nối với các ngã vào của cổng EX-OR, trong khi ngã vào còn lại sẽ được nối với tín hiệu hình vuông có tần số khoảng nhất định.

Tín hiệu 40 Hz, một tần số thấp có khả năng gây ra hiện tượng nhấp nháy, được đưa vào nền Khi ngã ra của mạch giải mã hoạt động ở mức cao, cổng EX-OR tạo ra tín hiệu đảo pha với tín hiệu nền, dẫn đến việc đoạn tương ứng nhận được tín hiệu với biên độ gấp đôi và sẽ phát sáng Ngược lại, khi ngã ra mạch giải mã ở mức thấp, cổng EX-OR cung cấp tín hiệu cùng pha với tín hiệu nền, khiến đoạn tương ứng không phát sáng.

Người ta thường dùng IC CMOS để thúc LCD vì hai lý do:

- CMOS tiêu thụ năng lượng rất thấp phù hợp với việc dùng pin cho các thiết bị dùng

- Mức thấp của CMOS đạt trị 0 và tín hiệu thúc LCD sẽ không chứa thành phần một chiều, tuổi thọ của LCD được kéo dài

Hình 3.18: Sơ đồ mạch giải mã chỉ thị tinh thể lỏng

MẠCH GHÉP KÊNH

Mạch hợp kênh số (digital multiplexer) là một loại mạch logic cho phép chấp nhận nhiều đầu vào dữ liệu số và chọn ra một đầu vào cụ thể để chuyển đến đầu ra tại thời điểm xác định Quá trình chuyển đổi từ đầu vào đến đầu ra được điều khiển bởi đầu vào select, hay còn gọi là đầu vào địa chỉ.

Sơ đồ chức năng của bộ hợp kênh số tổng quát được trình bày trong hình 4.24, với đầu vào và đầu ra dữ liệu được thể hiện bằng các mũi tên hai nét, cho thấy rằng thực tế có thể có từ hai đường dữ liệu trở lên.

Bộ hợp kênh hoạt động như một chuyển mạch nhiều vị trí, cho phép điều khiển đầu vào dữ liệu nào được chuyển đến đầu ra thông qua mã dạng số áp tại đầu vào select Để xử lý n đầu vào dữ liệu, cần có n địa chỉ khác nhau, sử dụng n ký số nhị phân, theo điều kiện 2^n ≥ n.

Hình 3.19: Cấu trúc bộ ghép kênh

3.3.2 Mạch ghép 2 kênh sang 1 (mux 2 : 1)

Với 2 đầu vào dữ liệu D0, D1 và 1 đầu vào địa chỉ S

Hình 3.20: Sơ đồ logic mạch ghép kênh 2:1

Một ứng dụng của mux 2 đầu vào là trong hệ thống máy vi tính, nơi sử dụng hai tín hiệu master clock khác nhau: một xung nhịp tốc độ cao cho một số chương trình và một xung nhịp tốc độ thấp cho các chương trình khác Hai xung nhịp này được đưa vào hai đầu vào dữ liệu (d0 và d1) Tín hiệu từ phần logic điều khiển của máy vi tính kích thích đầu vào s, giúp xác định tín hiệu xung nhịp nào sẽ xuất hiện tại đầu ra f, từ đó dẫn đến mạch khác trong máy.

3.3.3 Mạch ghép 4 kênh sang 1(mux 4 : 1) Đầu vào dữ liệu d0, d1, d2, d3 và đầu vào địa chỉ s1, s0 hai đầu vào địa chỉ sẽ tạo ra 4 tổ hợp khả dĩ, mỗi đầu vào dữ liệu bị chi phối bởi 1 tổ hợp khác nhau của các mức ở đầu vào địa chỉ

Hình 3.21: Cấu trúc bộ ghép kênh 4:1

Hình 3.22: Sơ đồ logic mạch ghép kênh 4:1

Có thể dùng mux 2:1 để tạo thành mux 4:1 như trên hình

Hình 3.23: Cấu trúc bộ ghép kênh 4:1 từ 2:1

MẠCH TÁCH KÊNH

Mạch tách kênh (Dmux) hoạt động ngược lại với mạch ghép kênh (Mux:) một đầu vào dữ liệu và phân phối dữ liệu cho nhiều đầu ra

Sơ đồ khối của bộ phân kênh số được cho trên hình 4.23

Mã đầu vào select quyết định cách truyền dữ liệu đầu vào (d) đến đầu ra cụ thể Bộ phân kênh hoạt động như một chuyển mạch nhiều tiếp điểm, lấy một nguồn dữ liệu và phân phối một cách có chọn lọc đến một trong số n kênh ra.

Hình 3.24: Cấu trúc bộ tách kênh

Là một đầu vào dữ liệu D, hai đầu ra F0, F1, một đầu vào địa chỉ S

Hình 3.25: Cấu trúc bộ tách kênh 1:2

Hình 3.26: Sơ đồ logic mạch tách kênh 1:2 dmux

3.4.3 Mạch tách kênh 1 sang 8 (Dmux 1 : 8)

Hình 3.27: Cấu trúc bộ tách kênh 1:8

Lối vào dữ liệu D, các lối ra F0  F7, cần 3 đầu vào địa chỉ S0S1S2.

Bộ phân kênh có thể hoạt động như bộ giải mã, với đầu vào dữ liệu là đầu vào cho phép, và ngược lại, bộ giải mã cũng có thể hoạt động như bộ phân kênh với đầu vào cho phép là đầu vào dữ liệu Do đó, nhiều hãng chế tạo IC thường gọi thiết bị này là bộ phân kênh giải mã, vì nó tích hợp cả hai chức năng.

Hình 3.28: Sơ đồ logic mạch tách kênh 1:8

3.5 MỞ RỘNG SỐ NGÕ VÀO VÀ RA CHO MẠCH TỔ HỢP

Các mạch ghép kênh ít ngõ vào có thể kết hợp để tạo thành mạch ghép kênh nhiều ngõ vào Ví dụ, để tạo mạch ghép kênh 16:1, có thể sử dụng IC 74LS150 hoặc các IC tương tự Một phương pháp khác là ghép 2 IC 74LS151 để đạt được mục tiêu này.

Sơ đồ ghép như sau :

Hình 3.29: Sơ đồ logic mở rộng ngõ vào

Trong quá trình truyền và xử lý dữ liệu, việc xác định tính chính xác của dữ liệu là rất quan trọng Chẳng hạn, khi mã số nhị phân 8 bit được truyền qua đường dây, có thể xảy ra hiện tượng nhiễu hoặc méo tín hiệu, dẫn đến việc một bit bị biến dạng và khiến máy thu hiểu sai thông tin.

1 thành 0 và ngược lại Nhưng nhờ mạch kiểm phát mà xác suất sai số là rất thấp quãng

10 -6 nên không thể xảy ra sai số

- Đây là một mạch điện đếm số lượng biết 1 trong dữ liệu sắp được truyền đi:

+ Nếu số bít 1 là chẵn mạch tự động thêm bít vào bít thứ 8 như sau:

Mã truyền đi là 8 bít và có số bít 1 là số lẻ

Nếu số lượng bit 1 trong mã số 8 bit là lẻ, mạch dò sẽ tự động thêm một bit 0 vào vị trí thứ 8, nhằm đảm bảo tổng số bit 1 của mã số này trở thành số chẵn.

Bít thêm vào được gọi là bít chẵn lẻ (parity bit)

Mạch kiểm phát chẵn lẻ sử dụng 4 cổng EX-OR và một cổng đảo, tự động chuyển đổi mức 0 hoặc 1 vào bít thứ 8, đảm bảo số bít 1 trong mã số luôn là số lẻ.

Hình 3.40: Sơ đồ mạch kiểm phát chẵn lẻ

Trong nhiều trường hợp, việc so sánh hai số nhị phân a và b là cần thiết để xác định mối quan hệ giữa chúng, bao gồm a > b, a < b hoặc a = b Đối với mạch so sánh hai số nhị phân 1 bit, chúng ta có hai số nhị phân 1 bit ai và bi Từ yêu cầu này, ta có thể lập bảng trạng thái để thể hiện các kết quả so sánh.

Bảng 3.14: Bảng so sánh hai số nhị phân 1 bít Đầu vào Đầu ra ai bi li ( ai > bi) gi ( ai = bi) mi ( ai < bi)

H ình : Sơ đồ logic mạch so sánh hai số nhj phân 1 bít b Mạch so sánh hai số nhị phân 4 bit

Khi so sánh hai số nhị phân nhiều bit, chúng ta bắt đầu từ bit có trọng số cao nhất Chỉ khi bit này bằng nhau, chúng ta mới tiếp tục so sánh với các bit có trọng số thấp hơn Việc so sánh phụ thuộc vào trọng số, với số có trọng số lớn hơn quyết định giá trị lớn hơn.

Để xây dựng sơ đồ mạch so sánh cho hai số nhị phân 4 bit a = a3 a2 a1 a0 và b = b3 b2 b1 b0, cần sử dụng 4 mạch so sánh một bít cùng với các mạch logic hỗ trợ Bước đầu tiên là so sánh hai bit có trọng số lớn nhất, đó là a3 và b3.

Nếu a3 = b3 thì so sánh tiếp a2 với b2

Nếu a0 = b0 thì a = b quá trình trên có thể tóm tắt như sau: a>b(a3>b3)+(a3=b3)(a2>b2)+(a3=b3)(a2=b2)(a1>b1)+(a3=b3)(a2=b2)(a1=b1)(a0>b0) ab2)+(a3=b3)(a2=b2)(a1>b1)+(a3=b3)(a2=b2)(a1=b1)(a0>b0) a