TÍNH TOÁN GIÁ TRỊ LINH KIỆN VÀ THIẾT KẾ VẬT LÝ
Mạch phân cực
Mạch phân cực tạo ra dòng điện phân cực ổn định, không phụ thuộc vào giá trị nguồn áp, nhằm cung cấp cho mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra.
Hình 3.1 Mạch gương dòng điện sử dụng nguồn dòng lý tưởng
Nếu Iref là một nguồn dòng độc lập không phụ thuộc vào Vdd và bỏ qua hiệu ứng điều chế độ dài kênh (λ = 0), thì I_D2 và I_D3 sẽ không bị ảnh hưởng bởi Vdd Để tạo ra Iref, có thể sử dụng điện trở R1 như được minh họa trong hình 3.2.
Hình 3.2 Mạch gương dòng sử dụng điện trở
Việc sử dụng điện trở R1 để thay thế nguồn dòng lý tưởng khiến dòng ra phụ thuộc nhiều vào Vdd, do đó cần tìm kiếm giải pháp thay thế hiệu quả hơn.
Giải pháp thiết kế mạch Bias với dòng điện không phụ thuộc vào Vdd là sử dụng mạch tự phân cực Điều này có nghĩa là dòng Iout phải độc lập với Vdd, và dòng Iref cần được tạo ra từ dòng Iout bằng một phương pháp nhất định.
Dòng Iref được tạo ra từ Iout thông qua cặp current mirror M3 và M4, với điều kiện Iout = K.Iref khi không tính đến hiệu ứng điều chế độ dài kênh Khi các MOSFET hoạt động theo kiểu Diode và nhận dòng từ nguồn, Iout và Iref gần như không bị ảnh hưởng bởi Vdd, nếu không xem xét sự thay đổi của Vgs.
Khi Vdd thay đổi, Vgs của các MOSFET cũng có thể thay đổi, dẫn đến sự biến động của dòng điện Để cải thiện khả năng điều khiển dòng điện trong mạch, điện trở Rs được bổ sung vào cực S của M2 Điện trở Rs này hoạt động như một điện trở hồi tiếp âm; khi Vdd tăng, dòng Iout tăng theo, làm gia tăng áp rơi trên điện trở Rs.
Hình 3.4 Mạch self-bias bổ sung điện trở Rs Để chứng minh dòng điện trong mạch không phụ thuộc Vdd, ta có:
Các MOSFET trong mạch đều được thiết kế để nằm trong vùng bão hòa Vậy nên:
√ 2 β I 1 ref + V th 1 = ( √ 2 β I out 2 +V th2 ) + I out R S
Nếu không tính đến hiệu ứng điều chế độ dài kênh, dòng Iout sẽ không còn phụ thuộc vào Vdd mà chỉ phụ thuộc vào nhiệt độ.
Khi MOSFET hoạt động trong vùng đảo mạnh (strong inversion), dòng điện vẫn bị ảnh hưởng đáng kể bởi nhiệt độ và tiến trình, do sự tác động của beta trong công thức đã đề cập Vì lý do này, các kỹ sư thường thiết kế MOSFET để hoạt động ở vùng Subthreshold (V_GS≈V_th) Dòng điện của MOSFET trong vùng Subthreshold có những đặc điểm riêng biệt cần được xem xét.
Từ hệ thức trên, ta có: n V T ln( I I D0 ref W L 11) =n V T ln ( I I D0 out W L 22) + I out R S
Mạch khởi động đóng vai trò quan trọng trong khối Bias, giúp chuyển đổi từ điểm làm việc chết (dòng điện bằng 0) đến điểm làm việc bình thường với Iout ổn định Tuy nhiên, mạch khởi động thông thường vẫn tiêu thụ dòng điện không đổi sau khi đạt trạng thái ổn định, dẫn đến việc tiêu tốn năng lượng nhiều hơn.
Hình 3.5 Mạch khởi động (gạch nét đứt xanh)
Khi nguồn Vddq được kết nối vào mạch, tất cả các MOSFET sẽ ở trạng thái ngắt, dẫn đến dòng điện qua các MOSFET bằng 0 Để khởi động mạch, một dòng điện ban đầu được tạo ra từ VDDQ đến P18 và N34 xuống VSS.
Có 2 điểm làm việc cần chú ý của mạch khởi động (Hình 3.6):
- Ban đầu lúc Iref = Iout = 0 Khi Vddq tăng làm Vout cũng tăng Khi Vout > Vthn làm dẫn N34 VGS(P18) xuống thấp làm dẫn P18 Tạo ra dòng điện ban đầu.
- Lúc Vddq tăng, dòng Iout và Iref cũng tăng, dẫn đến dòng qua điện trở R33 tăng và áp rơi trên R33 cũng tăng, Vout giảm Khi Vout < Vthn, N34 ngắt.
Hình 3.6 Hai điểm làm việc chính của mạch khởi động
Nguyên lý hoạt động của mạch khi có mạch khởi động như sau:
Khi Vddq tăng, Vout cũng tăng theo, dẫn đến VG của N34 tăng và bắt đầu dẫn điện Sự thay đổi này làm cho VD và VG của P18 giảm xuống mức thấp, khiến P18 và P19 cùng dẫn Cả P18 và P19 đều có cùng VGS và kích thước, với P19 được thiết kế để hoạt động trong vùng bão hòa, do đó ID18 bằng ID19.
- Khi P19 dẫn, VD và VG của N22 kéo lên mức cao, đồng thời VG của N21 cũng lên cao làm N22 và N21 bắt đầu dẫn
Khi VG của P18 giảm, VG của P30 cũng theo đó giảm, dẫn đến việc VG của N31 tăng và N31 trở thành dẫn Điều này làm cho VBN tăng, trong khi N32 cũng dẫn, có dòng qua R33, gây ra sự giảm của Vout Khi Vout giảm xuống dưới Vth, N34 sẽ ngắt khỏi mạch.
- Khi Vddq tăng, dòng Iout cũng tăng, dòng Iout đạt trạng thái ổn định khi Vddq ổn định.
Mạch phân cực có cấu trúc đầy đủ như hình 3.7.
Hình 3.7 Cấu trúc đầy đủ của mạch phân cực
Dựa trên công thức dòng điện của mạch Bias đã chứng minh ở trên:
Với n = 2 (vật liệu chế tạo là silicon) V T = T
Chọn dũng Bias là 100àA và hệ số K = 16, nhiệt độ là 25°C Dễ dàng tớnh được giỏ trị điện trở Rs là 1.4kΩ.
Tăng kích thước của N21 và N22 để đảm bảo cả 4 MOSFET đều hoạt động trong vùng bão hòa Khi kích thước của N21 và N22 được tăng lên, tất cả các MOSFET sẽ tiến vào vùng bão hòa.
Khi W nhỏ, beta cũng sẽ nhỏ, dẫn đến dòng điện trong mạch lớn Do N22 được mắc theo kiểu diode, nó luôn duy trì trạng thái bão hòa Dòng điện qua N22 được xác định theo một công thức cụ thể.
Dòng Id22 lớn khiến Vgs của N22 phải tăng lên để đáp ứng dòng điện, dẫn đến Vgs22 và Vds22 lớn, làm cho Vsd của P19 nhỏ và P19 rơi vào vùng tuyến tính Tương tự, khi dòng lớn, N21 cũng rơi vào vùng tuyến tính Do đó, cần tăng kích thước của N21 và N22 để đảm bảo tất cả đều bão hòa.
Mạch khuếch đại vi sai
Mạch khuếch đại vi sai nhận điện áp VCM từ mạch điều khiển tín hiệu đầu ra và điều chỉnh VBP để kiểm soát dòng trong mạch này, nhằm ổn định tín hiệu Sự kết hợp giữa mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra tạo thành một hệ thống hồi tiếp âm hiệu quả.
Mạch khuếch đại vi sai sử dụng cặp NMOS có cấu trúc như hình 3.8:
Hình 3.18 Mạch khuếch đại vi sai NMOS
Dòng phân cực trong mạch được điều khiển bởi nguồn dòng lý tưởng Iss, với Id1 và Id2 bằng nhau khi Vin1 bằng Vin2, mỗi dòng bằng Iss/2 Khi Vin1 tăng và lớn hơn Vin2, Id1 tăng dẫn đến Id2 giảm, làm cho Vout1 giảm và Vout2 tăng Ngược lại, khi Vin2 tăng và lớn hơn Vin1, Id2 tăng và Id1 giảm, dẫn đến Vout2 giảm và Vout1 tăng.
Hình 3.19 Đặc tuyến In/Out của mạch khuếch đại vi sai
Sử dụng mô hình tương đương tín hiệu nhỏ để xác định được hệ số khuếch đại điện áp (Vout1 – Vout2)/(Vin1 – Vin2) của mạch khuếch đại vi sai.
Hình 3.20 (a) Mạch vi sai khi chỉ xét Vin1, (b) Mạch (a) khi xét dưới góc độ mạch
Source Degeneration, (c) Sơ đồ tương đương của mạch (b)
Chúng ta sẽ phân tích tác động của từng đầu vào đến điện áp tại hai nút X và Y Để tính toán điện áp Vx, trước tiên đặt Vin2 = 0 và kết nối Vin1 với nguồn điện, tạo ra mạch tương tự như mạch Source Degeneration, với điện trở Rs được xác định từ cực S của M2.
1 g m1 + 1 g m2 Để tính được Vy, chúng ta sẽ thay thế Vin1 và M1 bằng biến đổi Thevenin (Hình 3.11)
Hình 3.21 Chuyển đổi Vin1 và M1 bằng biến đổi Thevenin
Mạch lúc này sẽ giống như mạch Common Gate, với VT = Vin1, RT = 1/gm1 Hệ số khuếch đại lúc này sẽ là:
Từ hai hệ thức trên ta có:
Khi gm1 = gm2 = gm, ta được:
Chứng minh tương tự với Vin2, ta cũng được hệ thức sau:
Tổng quát lại, chúng ta tìm được công thức tính độ khuếch đại của mạch khuếch đại vi sai như sau:
Để đảm bảo sự cân bằng giữa điện trở RD và độ lợi điện áp trong mạch khuếch đại vi sai, cần sử dụng MOSFET, vì thiết bị này có trở kháng lớn giúp tăng độ lợi điện áp mà vẫn giữ được sụt áp nhỏ, từ đó cải thiện độ dao động điện áp đầu ra.
Hình 3.22 Mạch khuếch đại vi sai sử dụng Active Load
Cơ chế hoạt động của mạch khuếch đại vi sai tương tự như mạch sử dụng điện trở thông thường, với dòng phân cực được điều khiển bởi nguồn dòng Iss Khi Vin1 bằng Vin2, dòng ID1 và ID2 sẽ bằng nhau và bằng Iss/2 Nếu Vin1 lớn hơn Vin2, dòng ID1 sẽ tăng và ID2 sẽ giảm, dẫn đến áp rơi trên M4 giảm, làm tăng Vout Ngược lại, khi Vin2 lớn hơn Vin1, dòng ID1 giảm và ID2 tăng, gây ra sự giảm Vout.
Hệ số khuếch đại của mạch tương tự như mạch khuếch đại S chung có tải là nguồn dòng.
3.3.2 Thiết kế giá trị linh kiện
Hình 3.23 Cấu trúc mạch khuếch đại vi sai
Khi Vref = VCM = 1.2V, các MOSFET trong mạch Opamp cần hoạt động trong vùng bão hòa để đạt độ lợi tối đa Dòng điện trong mạch được xác định bởi MOSFET N4, đóng vai trò như nguồn dòng Để tạo ra dòng điện 100uA trong mạch, kích thước của N4 được chọn bằng với kích thước của NMOS mạch phân cực.
Khi Vref = VCM, dòng trên 2 nhánh luôn bằng nhau và bằng Iss/2 Ta có công thức dòng trong vùng bão hòa của NMOS:
Khi tăng chiều rộng W của cặp NMOS, dòng ID giữ nguyên và bằng Iss/2, dẫn đến việc Vgs phải giảm Do Vg = VCM = Vref, nên Vs sẽ tăng, làm tăng Vds của nguồn dòng, từ đó làm tăng dòng toàn mạch Ngược lại, khi giảm chiều rộng W của cặp NMOS, hiện tượng này sẽ đảo ngược.
Ta có công thức dòng trong vùng bão hòa của PMOS:
Khi V GS giảm và V GS = V G − V S = (V G − V DDQ) < 0, điều này dẫn đến việc V G của P2 phải tăng, kéo theo sự gia tăng của V D của P3 Do đó, khi chiều rộng W của cặp PMOS tăng, điện áp VDS của cặp PMOS sẽ giảm, làm cho điện áp đầu ra VBP tăng lên.
Từ những điều trên, điều chỉnh kích thước của các MOSFET sao cho tất cả MOSFET đều phải nằm trong vùng bão hòa.
3.3.3 Thiết kế vật lý mạch khuếch đại vi sai
3.3.3.1 Phác thảo thiết kê vật lý
- Khoảng cách giữa các khối là nhỏ nhất => tối ưu được diện tích.
- Sử dụng kỹ thuật xếp đối xứng tâm đối với cặp khuếch đại vi sai.
- Cấu trúc cặp khuếch đại vi sai.
Đi dây các đường tín hiệu quan trọng
Hình 3.26 Sơ đồ nguyên lý Hình 3.27 Các đường tín hiệu
Tất cả các đường tín hiệu đã được tối ưu hóa nhằm giảm thiểu điện trở và tụ trên đường kim loại, điều này giúp nâng cao hiệu suất hoạt động của mạch.
Đi dây cho nguồn/đất
Hình 3.28 Đường nguồn/đất Hình 3.29 Via
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC tapeout
PASS PASS PASS PASS PASS PASS
Bảng 3.2 Tình trạng đánh giá vật lý khối khuếch đại vi sai
Hình 3.30 Kết quả kiểm tra LVS_INT Hình 3.31 Kết quả kiểm tra DRC_INT
Hình 3.32Kết quả kiểm tra LVS_tapeout Hình 3.33 Kết quả kiểm tra DRCtapeout
Hình 3.34 Kết quả kiểm tra DRC_DP colored tapeout
Mạch tăng biên độ điện áp cho tín hiệu đầu vào
Mạch tăng biên độ tín hiệu đầu vào có chức năng khuếch đại điện áp tín hiệu gốc từ 0.75V lên 1.8V, đồng thời tạo ra cặp tín hiệu vi sai INN và INP để điều khiển mạch tín hiệu đầu ra.
3.4.1.1 Mạch tăng biên độ tín hiệu
Mạch tăng biên độ tín hiệu có cấu trúc như sau:
Hình 3.35 Mạch tăng biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
Khi đầu vào đạt mức cao (VDD), Vgs(N1) tăng lên VDD trong khi Vgs(N2) giảm xuống VSS, dẫn đến N1 hoạt động và N2 ngắt Khi N1 dẫn, điện áp tại P2 tăng lên, trong khi N2 ngắt khiến điện áp tại Node out_int1 nâng lên mức cao VDDQ Lúc này, Vsg(P1) giảm xuống dưới ngưỡng Vth, dẫn đến việc P1 ngắt.
Khi đầu vào ở mức thấp (VSS), Vgs(N2) đạt mức cao VDD, trong khi Vgs(N1) giảm xuống VSS, dẫn đến N2 dẫn điện và N1 ngắt Khi N2 dẫn, điện áp tại node out_int1 giảm, làm tăng Vsg(P1); khi Vsg(P1) vượt quá Vth, P1 sẽ dẫn Do N1 đang ngắt, điện áp tại node outb_int1 tăng lên VDDQ, trong khi Vsg(P2) giảm xuống dưới Vth, khiến P2 ngắt.
Mạch Level Shift Up chuyển đổi tín hiệu đầu vào với biên độ VDD thành cặp tín hiệu vi sai đầu ra có biên độ VDDQ.
3.4.1.2 Mạch giảm biên độ tín hiệu
Mạch giảm biên độ tín hiệu có cấu trúc như sau:
Hình 3.36 Mạch giảm biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
Mạch này được gọi là mạch giảm biên độ tín hiệu, vì từ tín hiệu đầu vào có biên độ VDDH, nó tạo ra tín hiệu đầu ra với biên độ VDDL.
3.4.2 Thiết kế giá trị linh kiện
Mạch tăng biên độ tín hiệu có đầu vào a được tạo ra từ đầu vào ax thông qua một cổng Inverter, dẫn đến sự chênh lệch thời gian delay giữa hai tín hiệu này Do đó, sơ đồ mạch chỉ hoạt động hiệu quả với tín hiệu tần số thấp; đối với tín hiệu tần số cao, cần áp dụng thêm các biện pháp khác để đảm bảo hiệu suất.
Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào
Khối ổn định đầu vào của mạch có cấu trúc như sau:
Hình 3.38 Cấu tạo khối ổn định đầu vào
Trong đó, phần Buffer được cấu tạo từ 2 cổng đảo như hình 3.18.
Cấu tạo của Buffer yêu cầu kích thước của N0 và P0 phải đủ lớn để giảm độ trễ tín hiệu khi đi qua cổng đảo đầu tiên, nhằm đảm bảo độ trễ giữa hai đầu a và ax là tương đương.
Hình 3.40 Cấu tạo mạch chính
Kích thước của NMOS trong mạch Level Shift Up cần phải lớn hơn đáng kể so với PMOS, vì điện áp Vgs tối đa của NMOS chỉ đạt VDD, trong khi Vgs tối đa của PMOS là VDDQ, lớn hơn VDD Do đó, để cân bằng dòng nạp và xả của tụ đầu ra trong mạch, kích thước NMOS phải được điều chỉnh lớn hơn.
Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu
Sóng đầu ra khối mạch có biên độ tín hiệu tăng khi chạy ở tần số cao, tuy nhiên, thời gian sườn lên và sườn xuống không chính xác, dẫn đến DCD không đạt chuẩn 50% Theo nguyên lý, tín hiệu outb cần giảm xuống mức 0 trước khi điều khiển PMOS dẫn, từ đó làm tăng tín hiệu out lên VDDQ Do đó, cần áp dụng các biện pháp cải thiện đầu ra khi hoạt động ở tần số cao.
Hình 3.42 Cấu trúc khối ổn định đầu ra
Cặp buffer ở đầu ra được thêm vào nhằm mục đích điều chỉnh lại thời gian sườn lên và sườn xuống của sóng đầu ra.
Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)
Cặp cổng đảo mắc theo dạng back to back được thêm vào để cân bằng lại DCD của sóng đầu ra cho đúng 50%.
Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back
Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back
Kích thước của mạch điều khiển tín hiệu đầu vào ảnh hưởng đến kích thước của các MOSFET trong khối ổn định đầu ra Nếu mạch điều khiển tín hiệu đầu ra lớn, khối ổn định đầu ra cũng cần có kích thước tương ứng để giảm thiểu thời gian trễ và ngược lại.
Hình 3.46 Sơ đồ nguyên lý khối tăng biên độ tín hiệu đầu vào
Hình 3.47 Phác thảo thiết kế vật lý của khối tăng biên độ tín hiệu đầu vào
Để tối ưu hóa việc đi dây, hãy phác thảo thiết kế theo chiều ngang và sắp xếp các thiết bị thích hợp gần nhau Áp dụng kỹ thuật đối xứng qua tâm và thêm các thiết bị giả ở hai đầu để tăng cường sự tương xứng giữa các cặp thiết bị như NPAIR0 - NPAIR1 và PPAIR1 - PPAIR0.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
Đi dây tín hiệu quan trọng
Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào
- Các cặp tín hiệu a - ax, outb_int1 - out_int nằm trong khối 2(khối mạch chính) được đi dây đối xứng
Đi dây cho nguồn/ đất.
Hình 3.49 Đi dây cho nguồn/đất khối tăng biên độ tín hiệu đầu vào
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC tapeout
PASS PASS PASS PASS PASS PASS
Bảng 3.3 Đánh giá tình trạng vật lý khối tăng biên độ tín hiệu đầu vào
Hình 3.50 Kết quả kiểm tra DRC_INT Hình 3.51 Kết quả kiểm tra LVS_INT
Hình 3.52 Kết quả kiểm tra LVS_tapeout Hình 3.53 Kết quả kiểm tra DRCtapeout
Hình 3.54 Kết quả kiểm tra DRC_DP colored tapeout
Mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra nhận tín hiệu INN và INP từ mạch khuếch đại biên độ
Hình 3.55 Cấu trúc mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra sử dụng 4 MOSFET N0, N1, P3, P4 như các khóa chuyển mạch Mạch này nhận tín hiệu INN và INP từ mạch tăng biên độ tín hiệu đầu vào, sau đó tạo ra PADP và PADN để truyền đi.
Khi INN ở mức cao và INP ở mức thấp, N0 và P4 sẽ dẫn, trong khi N1 và P3 bị ngắt, dẫn đến PADN tăng cao và PADP giảm thấp Ngược lại, khi INN ở mức thấp và INP ở mức cao, N0 và P4 sẽ bị ngắt, còn N1 và P3 dẫn, làm cho PADN giảm xuống mức thấp và PADP tăng lên mức cao.
Mạch nhận điện áp VBN từ mạch phân cực tạo ra dòng điện tối đa, trong khi mạch nhận điện áp VBP từ mạch khuếch đại vi sai điều chỉnh dòng điện để tối ưu hóa tín hiệu đầu ra Cơ chế điều chỉnh này được minh họa trong sơ đồ 3.26.
Hình 3.56 Cơ chế điều chỉnh dòng điện trong mạch
Khi VCM không ổn định, sự gia tăng VCM dẫn đến việc VBP từ mạch khuếch đại vi sai cũng tăng, khiến P5 dẫn yếu và làm giảm dòng điện trong mạch, từ đó làm giảm VCM Ngược lại, khi VCM giảm, VBP giảm theo, làm cho P5 dẫn mạnh hơn và dòng điện trong mạch tăng, dẫn đến sự gia tăng VCM.
3.5.2 Tính giá trị điện trở mắc giữa PADP và PADN ở máy thu
Hệ thống truyền và nhận tín hiệu vi sai điện áp thấp có cấu trúc đầy đủ như hình 3.27.
Hình 3.57 Cấu trúc truyền nhận tín hiệu vi sai điện áp thấp
Trong hình ảnh, giữa PADP và PADN của máy thu có một điện trở gọi là điện trở đầu cuối Đường truyền LVDS có trở kháng 50Ω cho mỗi dây Để tính toán trở kháng tương đương của toàn bộ đường dây tín hiệu, ta sử dụng biến đổi Thevenin.
Để hạn chế hiện tượng phản ngược lại của tín hiệu, điện trở đầu cuối cần có giá trị bằng với điện trở của đường dây Do đó, giá trị điện trở đầu cuối được xác định là Rterm = 100 Ω.
3.5.3 Thiết kế giá trị linh kiện
Mạch điều khiển tín hiệu đầu ra có cấu trúc đầy đủ như hình 3.29.
Cấu trúc mạch điều khiển tín hiệu đầu ra được mô tả với điện trở giữa PADP và PADN có giá trị 100 Ω Để hạn chế dòng điện qua nhánh, giá trị của R1 và R2 cần lớn hơn nhiều so với Rterm Nhánh R1 và R2 chỉ có chức năng tạo ra VCM để gửi về mạch khuếch đại vi sai, với lựa chọn R1 = R2 = 100k Ω.
Tín hiệu đầu ra vi sai yêu cầu biên độ 0,325V, điện trở Rterm có giá trị 100 Ω, có thể tính được dòng điện trong mạch lúc này là 0,325/100 = 3,25mA
Để đạt được dòng 3,25mA trong mạch phân cực, kích thước của N2 cần gấp 32 lần kích thước của NMOS, đồng thời N2 phải hoạt động trong vùng bão hòa.
Các MOSFET N0, N1, P3, P4, P5 phải có kích cỡ đủ lớn để dẫn được dòng trên.
Để đảm bảo tín hiệu không bị tự dao động, tụ ổn định cần có giá trị đủ lớn nhằm đạt được Phase Margin cao Đồng thời, P5 cũng phải bão hòa để tối ưu hóa giá trị tụ lớn nhất theo hiệu ứng.
Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra
- Phác thảo thiết kế được đặt theo chiều dọc để tối ưu việc đi dây
- Khối 2 được sắp xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị P3 – P4, và N0 – N1.
Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra
- Hai cặp tín hiệu INN – INP, PADP – PADN được đi dây đối xứng.
Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
DRC_INT LVS_INT ERC DRC tapeout
BỎ QUA PASS PASS BỎ QUA BỎ QUA PASS
Bảng 3.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra
Hình 3.64 Kết quả kiểm tra DRC_INT
Hình 3.65 Kết quả kiểm tra LVS_INT
Hình Kết quả kiểm tra DRC Hình Kết quả kiểm tra LVS
Hình 3.66 Kết quả kiểm tra DRCtapeout Hình 3.67 Kết quả kiểm tra LVS_tapeout
Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout
Kết quả kiểm tra DRC cho thấy còn tồn tại một số lỗi liên quan đến mật độ tối thiểu của kim loại mức 1 và poly Những lỗi này sẽ được khắc phục trong thiết kế vật lý toàn mạch, vì vậy có thể bỏ qua ở giai đoạn thiết kế vật lý hiện tại.
Thiết kế vật lý toàn mạch
3.6.1 Phác thảo thiết kế vật lý
Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên độ tín hiệu vào, khối điều khiển tín hiệu đầu ra
Hình 3.70 Phác thảo toàn mạch
Các đường tín hiệu quan trọng: PAD
Hình 3.71 PADN vs PADP Hình 3.72 PADN vs PADP
- PADN vs PADP được đi dây cân bằng và đối xứng.
- PADN & PADP được che chắn bởi VSS.
Hình 3.73 Sơ đồ nguyên lý toàn mạch
Hình 3.74 Các đường tín hiệu: VCM vs VREF, Din shield
Hình 3.75 DIN Hình 3.76 VREF vs VCM
- DIN được đi dây ngắn nhất.
- VREF vs VCM giống nhau nhất có thể và đều được che chắn
Các đường tín hiệu quan trọng: INN vs INP
Hình 3.77 Sơ đồ nguyên lý toàn mạch
Hình 3.79 Đường nguồn/đất và Pin của các tín hiệu
- Tổng độ rộng đường kim loại nguồn và đất cân bằng nhau
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC tapeout
BỎ QUA PASS PASS PASS PASS PASS
Bảng 3.5 Đánh giá tình trạng vật lý toàn mạch
Hình 3.80 Kết quả kiểm tra LVS_INT Hình 3.81 Kết quả kiểm tra DRCtapeout
Hình 3.82 Kết quả kiểm tra
LVS_tapeout Hình 3.83 Kết quả kiểm tra DRC
Hình 3.84 Kết quả kiểm tra DRC_INT
Lỗi Mô tả Đánh giá Bình luận
GRCx.GRD.1.R_C4 C4 is preferred in
P-orientation Bỏ qua - Đây là những lỗi về đường kim loại xảy ra trong apmoms của khối điều khiển tín hiệu đầu ra
- 2 apmom này được lấy ra từ thư viện có sẵn.
GRCx.GRD.2.R_C5 C5 is preferred in
1 M3_E1 is preferred in C-orientation Bỏ qua
M3_E2 is preferred in C-orientation Bỏ qua
Bảng 3.6 Thông tin các lỗi trong kiểm tra DRC_INT
- Đường kim loại 3 và kim loại 5 được ưu tiên vẽ theo trục dọc, nhưng trong apmom, nó lại vẽ theo chiều ngang.
- Tương tự, đường kim loại 4 được ưu tiên vẽ theo trục ngang, nhưng trong apmom, nó lại vẽ theo chiều dọc.
- Trong GF, những lỗi R này có thể bỏ qua.
KẾT QUẢ MÔ PHỎNG THIẾT KẾ
Kết quả mô phỏng trước thiết kế vật lý
4.2.1 Kết quả mô phỏng khối phân cực
Phương pháp DC Operation Point được áp dụng để khảo sát vùng hoạt động cùng các giá trị dòng và áp của MOSFET trong mạch phân cực Nghiên cứu này được thực hiện qua ba trường hợp kiểm tra, bao gồm TT và SS.
FF Kết quả đo được thể hiện trong bảng sau:
Linh kiện Vùng Id Vgs Vds Vth Vdsat
N21 Bão hòa 66.87u 489.7m 620.18m 485.27m 216m N22 Bão hòa 67.37u 661.33m 661.33m 482.79m 273.6m P18 Bão hòa 66.88u 828.16m 828.16m 438.19m 333.2m P19 Bão hòa 67.37u 828.16m 958.66m 438.18m 333.2m
Kết quả mô phỏng điểm hoạt động DC trong hai trường hợp cho thấy sự chênh lệch rõ rệt, điều này xuất phát từ việc cấu trúc mạch vẫn còn phụ thuộc nhiều vào nhiệt độ.
Các MOSFET hiện tại có Vgs > Vth, tức là chúng đang hoạt động trong vùng đảo mạnh (strong inversion) Nhóm nghiên cứu không đưa các MOSFET này vào vùng đảo yếu (weak inversion) như lý thuyết đã đề cập, vì để chuyển các MOSFET vào vùng đảo yếu, kích thước của chúng cần phải rất lớn nhằm hạ thấp Vgs mà vẫn duy trì giá trị dòng phân cực, dựa trên công thức dòng qua MOSFET trong vùng bão hòa.
Kích thước của NMOS trong mạch điều khiển tín hiệu đầu ra cần lớn hơn khoảng 32 lần so với kích thước NMOS trong mạch phân cực, như đã nêu trong Chương 3 Do đó, việc đưa các MOSFET vào vùng đảo yếu yêu cầu một lượng không gian rất lớn.
Phương pháp DC Analysis được áp dụng để nghiên cứu sự phụ thuộc của dòng điện phân cực khi thay đổi điện áp hoặc nhiệt độ Khi điện áp biến đổi từ 1.62V đến 1.98V, các kết quả đo được thể hiện rõ sự thay đổi của dòng điện phân cực.
Hình 4.1 Đồ thị sự thay đổi của dòng điện theo điện áp nguồn Điện áp Dòng điện
Bảng 4.2 Kết quả đo được khi điện áp thay đổi
Thiết kế đã đáp ứng yêu cầu đề ra, với sự thay đổi dòng điện do hiệu ứng điều chế độ dài kênh Khi VDDQ thay đổi, Vds của các MOSFET cũng thay đổi, dẫn đến sự biến đổi dòng điện Kết quả đo được cho thấy sự thay đổi nhiệt độ từ -40°C đến 120°C ảnh hưởng đến hiệu suất hoạt động.
Hình 4.2 Đồ thị sự thay đổi của dòng điện theo nhiệt độ
Bảng 4.3: Kết quả đo được khi nhiệt độ thay đổi
Khi nhiệt độ thay đổi, dòng điện cũng sẽ biến đổi đáng kể vì dòng điện vẫn phụ thuộc vào hệ số beta Sự thay đổi nhiệt độ dẫn đến sự biến đổi của beta, từ đó ảnh hưởng đến dòng điện.
4.2.2 Kết quả mô phỏng khối khuếch đại vi sai
Phương pháp DC Operation Point được áp dụng để khảo sát vùng hoạt động và xác định các giá trị dòng, áp của MOSFET trong mạch khuếch đại vi sai, với ba trường hợp kiểm tra khác nhau.
TT, SS, FF Kết quả đo được thể hiện trong bảng sau:
Tr/h Linh kiện Vùng Id Vgs Vds Vth Vdsat
Bảng 4.4: Kết quả mô phỏng DC Operating Point
- Ở trong 3 trường hợp, các MOSFET đều hoạt động ở vùng bão hòa.
- Do kích thước của N4 bằng với kích thước NMOS trong mạch phân cực nên dòng trong mạch khuếch đại vi sai cũng bằng dòng ở mạch phân cực.
4.2.3 Kết quả mô phỏng mạch tăng biên độ điện áp tín hiệu đầu vào
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch Kết quả đo được như sau:
Hình 4.4 Tín hiệu sau khi ra khỏi mạch chính
Trường hợp Tín hiệu trise tfall tpHL tpLH DCD
TT INN 25.2ps 25.2ps 283ps 287ps 50.40%
INP 25.2ps 25.2ps 287ps 283ps 50.40%
SS INN 26.8ps 26.3ps 424ps 428ps 50.40%
INP 26.8ps 26.3ps 428ps 424ps 50.40%
FF INN 25.7ps 26.9ps 232ps 237ps 50.60%
INP 25.7ps 26.9ps 237ps 232ps 50.60%
Bảng 4.5: Kết quả đo được bằng Transient Analysis
Tín hiệu INN và INP đầu ra của mạch có biên độ đạt VDDQ, với thời gian sườn lên và xuống của cả hai tín hiệu trong ba trường hợp đều giống nhau, tạo ra một duty cycle xấp xỉ 50%.
4.2.3 Kết quả mô phỏng mạch điều khiển tín hiệu đầu ra
Phương pháp DC Operation Point được áp dụng để khảo sát vùng hoạt động và các giá trị dòng, áp của MOSFET nguồn dòng trong mạch điều khiển tín hiệu đầu ra Nghiên cứu được thực hiện qua ba trường hợp kiểm tra là TT, SS và FF Kết quả đo đạc được trình bày trong bảng dưới đây.
Bảng 4.6: Kết quả mô phỏng DC Operating Point
Các MOSFET nguồn dòng đều hoạt động trong vùng bão hòa, đảm bảo dòng điện sao chép từ mạch phân cực chính xác Đồng thời, P5 bão hòa giúp tụ ổn định đạt giá trị lớn nhất.
- Dòng trong mạch ở TT là 3.19mA, xấp xỉ 3.25mA đề ra.
Mô phỏng phân tích AC là công cụ quan trọng để đánh giá độ ổn định của hệ thống hồi tiếp trong mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra.
Mô phỏng AC với test-bench như hình 4.11.
Hình 4.5 Test-bench mô phỏng AC Analysis
Nguồn xoay chiều Vin được nối với đầu vào qua tụ có giá trị 1F, đầu ra VCMO nối về đầu vào thông qua cuộn cảm 1MH.
Kết quả đo được sau khi mô phỏng AC như sau:
Hình 4.6 Biểu đồ Bode khi mô phỏng AC
Bảng 4.7: Phase Margin trong 3 trường hợp kiểm tra
- Phase Margin trong 3 trường hợp đều lớn hơn 60, điều này chứng tỏ hệ thống hồi tiếp âm được ổn định.
Sử dụng Phân tích Tạm thời để khảo sát thời gian sườn lên và xuống, thời gian trễ, cũng như chu kỳ làm việc của tín hiệu trong mạch Kết quả đo được thể hiện rõ qua các thông số cụ thể của tín hiệu.
PADP 12.2ps 12.6ps 16.6ps 3.08ps 50.90%
PADN 12.1ps 12.6ps 16.4ps 2.96ps 50.90%
Vod 15.2ps 14.8ps 9.46ps 10.8ps 50.30%
PADP 17.9ps 14.8ps 22ps 3.1ps 51.50%
PADN 17.8ps 14.7ps 22.2ps 3.1ps 51.50%
Vod 18.9ps 18.9ps 14.2ps 13.4ps 50.50%
PADP 11.4ps 12.6ps 13.4ps 2.61ps 50.60%
PADN 11.4ps 12.7ps 13.6ps 2.49ps 50.60%
Vod 13.7ps 13.5ps 6.38ps 9.49ps 50.30%
Bảng 4.8: Kết quả đo được bằng Transient Analysis
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của tín hiệu xấp xỉ 50%.
- Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF VCM sau khi bổ sung tụ thì đã ổn định.
4.3 Kết quả mô phỏng sau thiết kế vật lý
Trường hợp Linh kiện Vùng Id Vgs Vds Vth Vdsat
Bảng 4.9: Kết quả trước thiết kế vật lý khối phân cực
Trường hợp Linh kiện Vùng Id Vgs Vds Vth Vdsat
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng nhau: Id N21 Id N22
Sau khi thực hiện thiết kế vật lý, giá trị dòng điện chênh lệch giữa hai nhánh N21 và N22 không có sự khác biệt đáng kể, gần như tương đương nhau, đặc biệt là trong trường hợp FF.
4.3.2 Khối khuếch đại vi sai
Trường hợp Linh kiện Vùng Id Vgs Vds Vth Vdsat
Bảng 4.11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai hợp kiện
Bảng 4.12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng
4.3.3 Khối tăng biên độ tín hiệu đầu vào
Thông số Tín hiệu trise tfall tpHL tpLH DCD
TT out 38.4ps 32.2ps 243ps 244ps 49.90% oub 28.4ps 32.2ps 242ps 246ps 49.90%
SS out 31.6ps 33.5ps 395ps 394ps 50.10% outb 31.6ps 33.5ps 394ps 396ps 50.10%
FF out 26.9ps 32.9ps 190ps 192ps 49.80% outb 26.9ps 32.9ps 189ps 194ps 49.80%
Bảng 4.13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Thông số Tín hiệu trise tfall tpHL tpLH DCD
TT out 39.4ps 41ps 231ps 231ps 50.00% oub 39.4ps 41ps 230ps 231ps 50.00%
SS out 42.4ps 43.6ps 374ps 368ps 50.60% outb 42.4ps 42.6ps 371ps 372ps 50.60%
FF out 38ps 41ps 183ps 183ps 49.90% outb 38ps 41ps 183ps 185ps 49.90%
Bảng 4.14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp
- Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
Tín hiệu trise tfall tpHL tpLH DCD
PADP 13.1ps 10.3ps 13.8ps 3.04ps 51.00%
PADN 13.1ps 10.3ps 13.8ps 3.04ps 51.00%
PADP 17ps 10ps 16.9ps 2.44ps 51.50%
PADN 17ps 10ps 16.9ps 2.44ps 51.50%
PADP 11.5ps 12ps 11.8ps 2.39ps 50.80%
PADN 11.5ps 12ps 11.8ps 2.39ps 50.8%
Bảng 4.15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra
Thông số Tín hiệu trise tfall tpHL tpLH DCD
PADP 11.7ps 9.75ps 14.1ps 3.ps 51.10%
PADN 11.7ps 9.75ps 14.1ps 3ps 51.00%
PADP 15.8ps 9.43ps 16.4ps 1.88ps 51.50%
PADN 15.8ps 9.43ps 16.4ps 1.88ps 51.50%
PADP 10.2ps 12.8ps 12.6ps 3.9ps 50.90%
- Giá trị duty cycle DCD_PADN-PADP ở mức 50%.
4.3.4 Thiết kế vật lý toàn mạch
Tín hiệu trise tfall tpHL tpLH DCD
INN 161ps 180ps 339ps 353ps 48.60%
INP 161ps 180ps 342ps 354ps 48.60%
PADP 69ps 55.4ps 403ps 313ps 58.5%
PADN 68ps 54ps 400ps 315ps 58.5%
PADP - PADN 79.2ps 79.5ps 358ps 356ps 50.20%
INN 176ps 188ps 495ps 519ps 47.60%
INP 176ps 188ps 499ps 520ps 47.60%
PADP 75.7ps 66.2ps 583ps 445ps 63.8%
PADN 77ps 67ps 578ps 450ps 63.80%
PADP - PADN 109ps 110ps 520ps 517ps 50.30%
INN 163ps 185ps 292ps 293ps 49.80%
INP 163ps 185ps 295ps 294ps 49.80%
PADP 47.8ps 51.1ps 342ps 270ps 57.20%
PADN 47.4ps 51.6ps 341ps 272ps 57.20%
PADP - PADN 76.6ps 77.2ps 302ps 301ps 50.20%
Thông số Tín hiệu trise tfall tpHL tpLH DCD
INN 200ps 220ps 355ps 362ps 49.30%
INP 201ps 220ps 357ps 363ps 49.30%
PADP 62.4ps 63.4ps 433ps 304ps 62.80%
PADN 72ps 75ps 593ps 425ps 66.90%
PADP - PADN 103ps 99ps 361ps 361ps 50.10%
INN 207ps 221ps 491ps 515ps 47.60%
INP 207ps 222ps 490ps 517ps 47.30%
PADP 715ps 75ps 590ps 426ps 66.40%
PADN 72ps 75ps 593ps 425ps 66.90%
PADP - PADN 129ps 128ps 502ps 503ps 49.90%
INN 211ps 237ps 327ps 308ps 51.90%
INP 219ps 260ps 344ps 297ps 54.60%
Bảng 4.18: Kết quả sau thiết kế vật lý ptoàn mạch
- tpLH & tpHL sau thiết kế vật lý xấp xỉ bằng tpLH & tpHL trước thiết kế vật lý.
- Thời gian tăng và thời gian giảm sau thiết kế vật lý lớn hơn so với trước thiết kế vật lý.
- DCD sau thiết kế vật lý xấp xĩ bằng 50%.
=> Giá trị sau thiết kế vật ký chênh lệch không quá lớn so với trước thiết kế vật lý, vì vậy mạch đạt yêu cầu đề ra.
