VAI TRÒ CỦ A THI Ế T K Ế LAYOUT TRONG QUÁ TRÌNH S Ả N XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH VỰC THIẾT KẾ IC TẠI VIỆT NAM
Tổng quan về thiết kế IC
IC, viết tắt của mạch tích hợp (Integrated Circuit), là một mạch điện chứa hàng triệu transistor được tích hợp trên một chip bán dẫn Các loại IC chủ yếu bao gồm IC số và IC tương tự.
IC số là loại IC được thiết kế để phân tích và xử lý tín hiệu số thông qua các thuật toán số học và logic Tín hiệu đầu vào và đầu ra của IC cũng đều là tín hiệu số Ưu điểm nổi bật của IC số là độ chính xác cao và khả năng lưu trữ thông tin lớn.
IC tương tự là loại mạch tích hợp được phát triển dựa trên việc phân tích và xử lý tín hiệu tương tự Những IC này thực hiện các biến đổi điện tuyến tính, bao gồm các chức năng như ổn áp, điều chế và tạo dao động.
Thiết kế và chế tạo IC tương tự gặp nhiều thách thức do cần chú ý đến các hiệu ứng có thể xảy ra, ảnh hưởng đến đầu ra Những hiệu ứng này thường dẫn đến sự thay đổi đáng kể, làm cho mức độ tổ hợp của IC tương tự thường thấp hơn so với IC số.
Quá trình thiết kế IC
Dù là thiết kế loại nào thì quy trình thiết kế cũng gồm 2 giai đoạn chính:
- Thiết kế luận lý (Logical design – Front End design)
- Thiết kế vật lý (Physical design – Back End design)
Meets the spec? yes no
Hình 1-1 Quá trình thiết kế IC
1.2.1 Thiết kế luận lý – Front End design
Sử dụng ngôn ngữ thiết kế phần cứng như Verilog-HDL, VHDL và System-C để hiện thực hóa các chức năng logic của thiết kế mà không cần quan tâm đến cấu tạo chi tiết của mạch, chỉ tập trung vào chức năng dựa trên kết quả tính toán và luân chuyển dữ liệu giữa các thanh ghi Đây là thiết kế mức chuyển thanh ghi (RTL - Register Transfer Level) Sau khi hoàn tất, thiết kế RTL sẽ được mô phỏng để kiểm tra tính đúng đắn của mạch Một số CADs phổ biến cho thiết kế và mô phỏng RTL bao gồm NC-Verilog, NC-VHDL (Cadence), ModelSim (Mentor Graphics) và VCS (Synopsys).
Thiết kế RTL được tổng hợp thành các cổng cơ bản như NOT, NAND, XOR, MUX với sự hỗ trợ của các phần mềm CAD chuyên dụng như Design Compiler (Synopsys), Synplify (Synplicity) và XST (Xilinx) Kết quả của quá trình tổng hợp không phải là duy nhất và phụ thuộc vào phần mềm CAD cũng như thư viện cổng và macro của nhà sản xuất chip.
Nói chung thiết kế số được hỗ trợ rất nhiều bởi các công cụ thiết kế chuyên dụng CADs hơn tương tự
Các thiết kế tương tự không được CADs hỗ trợ như thiết kế số, với 80% công việc phụ thuộc vào con người, yêu cầu kinh nghiệm và hiểu biết về cấu trúc vật lý, tham số đặc trưng và công nghệ sản xuất Tuy nhiên, thiết kế tương tự chủ yếu tập trung vào các chip quản lý năng lượng, ADC, DAC, DC-DC converter, PLL, VCO, và có số lượng linh kiện ít hơn nhiều so với thiết kế số với hàng triệu transistor.
Dựa trên các yêu cầu của chip và ứng dụng của chip analog, chuyên viên thiết kế lựa chọn kiến trúc chip phù hợp, trong đó kinh nghiệm đóng vai trò quan trọng Sau đó, các thông số của linh kiện trong kiến trúc đã chọn được tính toán và mô phỏng bằng các phần mềm chuyên dụng như HSpice, Star-Hspice, IC Design, Pspice và IC Design Quá trình tính toán và mô phỏng được tiến hành cho đến khi đạt được kết quả mong muốn, có thể yêu cầu thay đổi cả kiến trúc mạch.
Mô phỏng Monte-Carlo là một phương pháp phổ biến trong thiết kế chip analog, bên cạnh các mô phỏng miền thời gian và đáp ứng tần số Phương pháp này giúp khảo sát tín hiệu đầu ra khi có sự thay đổi về điện áp nguồn, nhiệt độ môi trường và sai số trong quy trình sản xuất.
Netlist được tạo ra trong quá trình thiết kế luận lý sẽ được sử dụng để tạo layout cho chip, nơi các linh kiện và liên kết giữa chúng được hình thành với hình dạng thực tế trên wafer trong quá trình sản xuất Thiết kế này phải tuân theo các quy luật mà nhà sản xuất quy định, những quy luật này phụ thuộc vào công nghệ và khả năng thi công của nhà máy sản xuất.
Trong thiết kế, có hai loại quy luật chính: quy luật lamda (λ) và quy luật tuyệt đối Quy luật lamda yêu cầu các kích thước phải là bội số của lamda, trong khi quy luật tuyệt đối sử dụng các kích thước cố định Việc áp dụng quy luật lamda mang lại lợi ích trong việc chuyển đổi thiết kế một cách nhanh chóng khi công nghệ thay đổi.
Digital design is significantly aided by CAD tools, which utilize a library of standard cell elements for automated placement and routing Analog chips, however, require specialized design considerations to meet their unique demands.
7 chính xác và các kĩ thuật chuyên biệt để đảm bảo tương thích (matching) giữa các linh kiện nhạy cảm, chống nhiễu và đáp ứng tần số
In this project, I will focus on designing the layout of elements within a standard cell library, which includes combinational circuit components such as NAND, NOR, and NOT gates, as well as sequential circuits like flip-flops.
Gate-level Netlist (Verilog / VHDL)- logical design result
Standard cell library(nand,inverter,an, xor,xnor,mux )
Hình 1-2 Thiết kế vật lý
Ki ể m tra DRC và LVS
Sau khi hoàn tất việc bố trí chip và kiểm tra quy tắc thiết kế (DRC) theo yêu cầu của nhà sản xuất, layout được xuất ra thành file netlist File này sẽ được so sánh với netlist thu được trong quá trình thiết kế logic để kiểm tra tính đồng nhất (LVS) Nếu hai netlist không tương đồng, cần phải kiểm tra và chỉnh sửa layout cho đến khi đạt được sự tương đồng.
DRC and LVS are carried out using specialized tools from Synopsys, Cadence, or Mentor Graphics Once the entire physical design process is complete, the output is exported as a file (*.gds or *.gdsII) and sent to the manufacturing facility.
Sau khi sản xuất, chip sẽ trải qua quá trình kiểm tra kỹ lưỡng trước và sau khi đóng gói để đảm bảo các thông số kỹ thuật đạt yêu cầu trước khi được chuyển giao cho khách hàng hoặc đưa ra thị trường.
Sự phát triển ngành IC ở Việt Nam
Mặc dù kỹ thuật điện tử đã có mặt tại Việt Nam từ lâu, nhưng ngành công nghiệp điện tử vẫn còn lạc hậu so với thế giới do nhiều nguyên nhân Thiếu dây chuyền công nghệ hiện đại để nghiên cứu và sản xuất IC là một thách thức chung cho nhiều lĩnh vực khoa học Tuy nhiên, Việt Nam có khả năng phát triển ngành thiết kế IC, mặc dù chưa chế tạo được IC hoàn chỉnh Việc tạo ra các thiết kế IC chất lượng là hoàn toàn khả thi và có thể trở thành thế mạnh của đất nước.
Hiện nay, thị trường Việt Nam đã thu hút sự đầu tư của nhiều công ty nước ngoài trong lĩnh vực IC, như Active Semiconductor của Mỹ, chuyên thiết kế IC tương tự với văn phòng thiết kế tại Hà Nội, và tập đoàn Renesas của Nhật, đang hợp tác với Đại học Bách khoa Thành phố Hồ Chí Minh để đào tạo kỹ sư thiết kế IC Trung tâm ICDREC tại Đại học Quốc gia Thành phố Hồ Chí Minh là trung tâm nghiên cứu hàng đầu tại Việt Nam, đã thiết kế thành công những sản phẩm IC đầu tiên.
Việt Nam đang nổi lên như một trung tâm khoa học công nghệ trong thế kỷ 21, thu hút sự quan tâm của các nhà đầu tư nước ngoài như Mỹ và Nhật Bản Với thị trường tiềm năng sử dụng chất xám và chi phí lao động cạnh tranh, Việt Nam hứa hẹn sẽ là nơi học hỏi kinh nghiệm và kỹ thuật thiết kế IC tiên tiến nhất.
Việt Nam có thế hệ trẻ được đào tạo và rất ham học hỏi, do đó có thể làm chủ được những công nghệ tiên tiến nhất
Công nghệ thiết kế và chế tạo IC đã trở nên phổ biến trên toàn cầu, nhưng tại Việt Nam, lĩnh vực này vẫn còn mới mẻ Trong tương lai gần, Việt Nam sẽ nhanh chóng bắt nhịp và phát triển mạnh mẽ trong ngành thiết kế và chế tạo IC.
TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI MẠCH, GIỚI THIỆU CÔNG NGHỆ CMOS
Tổng quan, ưu nhược điểm của các công nghệ chế tạo
Trong giai đoạn đầu, thiết kế mạch tương tự chủ yếu dựa vào công nghệ Bipolar, nổi bật với các IC TTL Tuy nhiên, vào những năm 70, công nghệ MOS đã xuất hiện, đặc biệt là dòng sản phẩm DRAMs và các vi xử lý có khả năng lập trình, đánh dấu sự chuyển mình trong ngành công nghiệp điện tử.
Trong 20 năm qua, thiết kế mạch chủ yếu dựa vào công nghệ CMOS, với sự ra đời của silicon-gate CMOS vào đầu thập niên 80, cho phép kết hợp CMOS và Bipolar thành BiCMOS, mang lại lợi thế về giá thành và tốc độ Công nghệ CMOS nổi bật với việc tiêu tốn năng lượng ít hơn và năng lượng phân tán thấp hơn so với Bipolar, đồng thời cho phép tích hợp các phần tử cao hơn Hơn nữa, nguồn nguyên liệu thô cho công nghệ CMOS rất rẻ và dồi dào, gần như vô hạn.
Hai mươi năm trước, công nghệ CMOS chỉ phục vụ cho các ứng dụng yêu cầu tần số cao Hiện nay, công nghệ này đã phát triển mạnh mẽ, cho ra đời các vi mạch tích hợp cao, giúp giảm kích thước và chi phí, đồng thời tích hợp nhiều tính năng vượt trội.
Công nghệ CMOS mang lại nhiều lợi ích và đang trở nên phổ biến trong việc sản xuất IC Bài viết này sẽ trình bày các giai đoạn cơ bản trong quy trình sản xuất IC sử dụng công nghệ CMOS, giúp bạn hiểu rõ hơn về các bước quan trọng trong công nghệ này.
Cấu tạo, nguyên lý làm việc của các phần tử CMOS
Các phần tử cơ bản trong công nghệ CMOS bao gồm các phần tử tích cực như transistor trường (MOSFET) và các phần tử thụ động như tụ điện và điện trở Dưới đây là giới thiệu về các phần tử này.
2.2.1 Các phần tử tích cực trong công nghệ CMOS
Transistor trường có hai loại là MOSFET (Metal-Oxide Semiconductor Field
Trong công nghệ thiết kế VLSI, MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) là loại transistor chủ yếu được sử dụng, bao gồm hai loại chính là MOSFET kênh P (PMOS) và MOSFET kênh N (NMOS) CMOS (Complementary Metal-Oxide-Semiconductor) kết hợp cả hai thiết bị kênh P và kênh N để tối ưu hóa hiệu suất Cấu tạo của MOSFET được minh họa trong hình 2-1 [1].
Hình 2-1 Cấu tạo của một MOSFET
Cực cổng (Gate) được bao phủ bởi lớp kim loại như nhôm hoặc polysilicon với nồng độ cao, và giữa lớp kim loại này và đế (Substrate) là lớp oxit SiO2 mỏng, tạo thành tụ giữa cực cổng và đế Nồng độ hạt dẫn trong kênh dẫn phụ thuộc vào điện áp VG, do đó điện dung của cấu trúc này cũng phụ thuộc vào VG, được gọi là điện áp phân cực Đặc tính quan trọng nhất của CMOS là sử dụng điện áp đặt trên gate để điều khiển dòng nguồn-máng.
2.2.2 Cấu trúc của transistor NMOS
Hình 2-2 thể hiện mặt cắt ngang của transistor NMOS (MOSFET kênh N) [1]
Hình 2-2 Mặt cắt đứng của một NMOS
Vùng trung tâm của MOSFET là tụ MOS, với cực trên được gọi là cực Gate Hai vùng bán dẫn kiểu N được pha tạp lớn, gọi là nguồn (S-Source) và máng (D-Drain), tạo thành tiếp giáp p-n với đế để tăng cường cách ly giữa các thiết bị Tiếp giáp này cần được phân cực ngược, yêu cầu điện áp đế nhỏ hơn hoặc bằng điện áp tại cực D hoặc S Vùng bán dẫn dưới cực Gate được gọi là kênh dẫn, với hai kích thước quan trọng là W và L Việc lựa chọn giá trị W và L phù hợp là rất quan trọng trong thiết kế IC tương tự và IC số.
Cấu trúc của PMOS tương tự như NMOS, nhưng kênh của PMOS là bán dẫn loại P Trước khi tạo transistor, cần tạo một giếng loại n (n-well) trên lớp epitaxy Cực D và S của PMOS là bán dẫn pha tạp loại P đặt trên giếng n-well, và điện áp phân cực của PMOS có giá trị ngược dấu so với NMOS Do đó, bài viết này sẽ tập trung nghiên cứu chi tiết về NMOS, trong khi PMOS sẽ chỉ được đề cập với các kết quả.
Hình 2-3 Mặt cắt ngang của một NMOS
2.2.3 Đặc tính Von-ampe của transistor NMOS Để xét đặc tính I-V thì ta phải xây dựng được biểu thức của dòng điện chảy qua các tiếp điểm và điện áp cung cấp vào các tiếp điểm này Nhưng trước tiên ta xét trường hợp cả S, D và Body đều nối xuống đất
Khi điện áp cổng VGS thấp hơn điện áp ngưỡng Vth, sẽ xuất hiện tiếp giáp PN giữa vùng nguồn (S) và vùng drain (D), dẫn đến chỉ một dòng điện rất nhỏ chảy qua hai điểm này Hình 2-4 minh họa đặc tính I-V của NMOS.
Hình 2-4 Đặc tính I-V của NMOS
Khi điện áp VGS vượt quá Vth, các điện tử sẽ được hút vào cực G, hình thành lớp đảo mật độ và tạo ra kênh dẫn từ Source đến Drain Khi áp dụng điện áp dương giữa hai tiếp điểm này, một điện trường sẽ được tạo ra, kéo các điện tử và hình thành dòng điện.
Dòng điện trong transistor NMOS luôn đi vào cực máng, trong khi cực G được cách ly với kênh, dẫn đến dòng điện Ig lý tưởng bằng không Do đó, ta có Is = Id = Ids.
Biểu thức của dòng Ids được hình thành dựa trên dòng điện tích trong kênh, và giá trị của VDS xác định các vùng hoạt động khác nhau như vùng tuyến tính, vùng bão hòa và vùng cut-off Vùng tuyến tính xuất hiện khi
Khi VGS lớn hơn Vth, kênh dẫn từ cực S đến cực D được hình thành, nhưng VDS nhỏ khiến dòng Ids tỷ lệ tuyến tính với VDS Vùng bão hòa xuất hiện khi VDS đạt đến một mức nhất định, làm tăng diện tích vùng nghèo tại cực D, dẫn đến việc kênh bị thu nhỏ Tại điểm VDS(sat), kênh bị cắt và dòng Ids không còn phụ thuộc vào VDS mà chỉ vào VGS Trong công nghệ MOS, các transistor chủ yếu hoạt động trong vùng bão hòa Điểm cắt kênh được gọi là điểm pinch-off, trong khi vùng cắt xảy ra khi VGS nhỏ hơn Vth, dẫn đến Ids bằng 0 Tuy nhiên, nếu VGS nhỏ hơn Vth nhưng vẫn đủ lớn, Ids không hoàn toàn bằng 0 mà tỷ lệ với VDS theo luật hàm mũ, trường hợp này được gọi là vùng đảo yếu (Weak-inversion).
Trong vùng tuyết tính, tại bất kỳ điểm nào trên kênh, dòng điện được xác định bởi công thức Q'=-WC''ox (Vox-Vth) C/cm, trong đó Vox lớn hơn Vth Vox đại diện cho điện áp ngang qua lớp oxit và được tính bằng Vgs - V(x), với V(x) là điện áp tại điểm bất kỳ trên kênh Khi Vox vượt quá Vth, dòng điện I(x) sẽ được hình thành.
=Q'(x)v(x), v(x)là vận tốc của điện tử trong kênh Sau khi thay các công thức và tính toán thì ta được [1]:
Giá trị� ′ là phụ thuộc công nghệ
� ′ và � ′ R n =μnCoxW/L được gọi là tham số dẫn nạp
- Đặ c tính I-V trong vùng bão hoà
Khi điện áp VDS đạt đến mức đủ lớn, hiện tượng cắt kênh sẽ xảy ra, dẫn đến dòng điện Ids không còn phụ thuộc vào VDS nữa Giá trị của Ids lúc này được xác định theo các phương trình lý thuyết.
Ids=K'n/2W/L(VGS-Vth) 2 với VDS>=(VGS-Vth)>=0 (2.2)
- S ự thay đổi độ dài kênh (Channel -Length Modulation)
Khi transistor hoạt động trong vùng bão hòa, giá trị Ids thường không còn phụ thuộc vào Vds, nhưng thực tế cho thấy điều này không hoàn toàn chính xác Giá trị của Ids có thể được tính theo một biểu thức cụ thể.
I ds = K n (V GS -V th ) 2 (1+λV Ds ) (2.3) với λ được gọi là hệ số điều chế độ dài kênh
- Tóm t ắ t mi ề n ho ạt độ ng c ủ a transistor NMOS
Bảng 2-1 tóm tắt miền hoạt động của transistor NMOS theo các điện áp đặt vào [1]
Bảng 2-1 Tóm tắt vùng hoạt động của NMOS
Vùng hoạt động Vgs Vgd
Bão hòa (active) >= Vt < Vt
Bão hòa (active) < Vt >= Vt
Tuyến tính (triode) >= Vt >= Vt
- Tham s ố mô hình tín hi ệ u nh ỏ Độ hỗ dẫn gm: gm = � ′ (W/L)*(VGS – Vt) = � 2� � ′ � ��
Giá trị của các tụ sinh bởi các cặp tiếp giáp Gate-Source và Gate-Drain:
Trong vùng triode (tuyến tính): Cgs = Cgd = ���∗��
Trong vùng bão hòa: Cgs = 2
3��� ∗ �� , Cgd = 0 Đáp ứng tần số: fT = 1
2.2.4 Đặc tính I-V của transistor PMOS
Transistor PMOS tương tự như transistor NMOS, nhưng điện áp tại các cực của PMOS được đảo ngược so với NMOS Một điểm khác biệt quan trọng là tham số dẫn nạp \( R_p' \) của PMOS thường nhỏ hơn từ hai đến ba lần so với \( R_n' \) của NMOS, do độ linh động của lỗ trống chỉ đạt khoảng 40% so với độ linh động của điện tử.
2.2.5 Các phần tử thụđộng sử dụng trong công nghệ MOS
Các quá trình cơ bản trong công nghệ CMOS
Công nghệ chế tạo bán dẫn dựa trên các bước xử lý như oxi hóa, khuếch tán, cấy ion, ăn mòn, quang khắc và epitaxy, bắt đầu từ một phiến vật liệu đơn tinh thể silicon Các miếng silic này thường được tạo ra bằng phương pháp Czocharalski hoặc kỹ thuật float zone, với quy trình đầu tiên là kéo đơn tinh thể thành thỏi đơn tinh silicon có đường kính từ 75 mm trở lên.
Thỏi đơn tinh thể silicon có kích thước 300 mm và dài 1m được cắt thành các lát mỏng, gọi là wafer, với độ dày từ 0,5 đến 0,7 mm Trong quá trình nuôi cấy, đơn tinh thể được pha tạp loại n hoặc p, tạo thành phiến đế loại n hay p tương ứng Bài viết sẽ trình bày các bước cơ bản trong công nghệ chế tạo mạch tích hợp CMOS, với hình 2-8 mô tả cấu trúc của một wafer.
Hình 2-8 Cấu trúc một Wafer
2.3.1 Quá trình oxi hóa (Oxidation) Đây là quá trình được thực hiện đầu tiên, mục đích của bước này là tạo ra một lớp SiO2 trên bề mặt của wafer, đây là lớp phủ vững chắc trên bề mặt và có khả năng cách điện cao, chịu nhiệt tốt bảo vệ cho lớp vật liệu Silic trong suốt quá trình khuếch tán Ngoài ra, SiO2 còn có khả năng bảo vệ toàn bộ mạch điện khỏi môi trường bên ngoài và chống tác dụng của phóng xạ Ngoài ra, ứng dụng quan trọng của lớp oxit này là dùng để làm tụ điện trong mạch tích hợp
Sau khi thực hiện quá trình oxi hóa, một lớp oxit sẽ hình thành trên bề mặt của wafer, với 44% chiều dày lớp oxit ăn sâu vào bề mặt và 56% nằm trên bề mặt Chiều dày lớp oxit, ký hiệu là tox, thường dao động từ 150A đến 10000A và được tạo ra ở nhiệt độ từ 700 đến 1000 độ C Lớp oxit này đóng vai trò cực kỳ quan trọng trong chế tạo và hoạt động của IC Hình 2-9 mô tả sự khác biệt giữa phiến Si trước và sau khi oxi hóa.
Hình 2-9 Phiến Si trước và sau khi oxi hóa Quá trình oxi hóa được biểu thị bằng các phương trình hóa học:
Si + 2H 2 O SiO 2 + 2H 2 (Oxi hoá ướt)
2.3.2 Quá trình Khuếch tán (Diffusion)
Khuếch tán là bước thứ hai quan trọng trong công nghệ bán dẫn, giúp di chuyển các hạt tạp chất vào sâu trong phiến bằng cách tận dụng chuyển động hỗn loạn của chúng Khi có sự chênh lệch nồng độ, các hạt sẽ di chuyển từ vùng có nồng độ cao sang vùng có nồng độ thấp Phương pháp này thường được áp dụng để tạo lớp chuyển tiếp p-n cho diode, transistor, tạo vùng nguồn máng của MOS, cũng như để chế tạo điện trở và bản cực tụ điện.
Khuếch tán thường được thực hiện ở dải nhiệt độ rất cao từ 800 o C tới
Khuếch tán ở nhiệt độ 1400 oC có hai mô hình cơ bản: khuếch tán từ nguồn vô hạn và khuếch tán từ nguồn hữu hạn Trong mô hình khuếch tán từ nguồn vô hạn, nồng độ tạp chất tại bề mặt khuếch tán được giả định là không đổi trong suốt quá trình khuếch tán, và sự phân bố nồng độ tạp chất theo độ sâu là hàm của thời gian Ngược lại, mô hình khuếch tán từ nguồn hữu hạn cho thấy nồng độ tạp chất tại bề mặt khuếch tán giảm dần theo thời gian.
Hình 2-10 Khuếch tán từ nguồn vô hạn và hữu hạn
Trong cả hai mô hình khuếch tán, nồng độ tạp ban đầu (NB) của vật liệu bán dẫn đóng vai trò quan trọng Chuyển tiếp P-N hình thành khi tạp khuếch tán vào loại dẫn khác so với đế, và khoảng cách từ bề mặt khuếch tán tới lớp tiếp giáp được gọi là chiều sâu chuyển tiếp Hai mô hình khuếch tán thể hiện hai giai đoạn khác nhau: giai đoạn đầu tiên là giai đoạn tạo nguồn (pre-deposition), trong đó mô hình khuếch tán từ nguồn vô hạn được áp dụng với chiều sâu lớp chuyển tiếp khoảng 0,1μm Giai đoạn thứ hai, gọi là giai đoạn khuếch tán vào (drive-in diffusion), diễn ra ở nhiệt độ từ 1050°C đến 1200°C, sử dụng mô hình khuếch tán từ nguồn hữu hạn với chiều sâu lớp chuyển tiếp thường là 10μm.
Trong phương pháp khuếch tán, ta phải tính tới sai số khuếch tán ngang với chiều sâu khuếch tán ngang ≈ 80% chiều sâu khuếch tán vuông góc
Khuếch tán là yếu tố quan trọng trong chế tạo IC, thường được sử dụng để tạo ra các chuyển tiếp p-n và các vùng nguồn (source) cũng như máng (drain) của MOSFET.
Hình 2-11 Quá trình cấy Ion
Quá trình cấy ion không sử dụng nhiệt độ để đưa các ion tạp chất năng lượng cao vào phiến Silicon, mà thay vào đó, các nguyên tử tạp được ion hoá, gia tốc và hướng đến bề mặt phiến Silicon.
Ion 23 sẽ xâm nhập vào mạng tinh thể, va chạm với các nguyên tử silicon và dừng lại, cho phép cấy ion ở độ sâu từ 10 đến 1000nm dưới bề mặt Phương pháp này có ưu điểm nổi bật là khả năng kiểm soát chính xác lượng nguyên tử tạp, cho phép cấy ion qua lớp oxide và cấy nhiều loại nguyên tố khác nhau, vượt trội hơn so với phương pháp khuếch tán.
Cấy ion được thực hiện trong môi trường chân không, đảm bảo độ sạch tối ưu Quá trình này diễn ra ở nhiệt độ phòng, giúp duy trì phân bố tạp chất từ các giai đoạn khuếch tán trước đó mà không bị ảnh hưởng.
Các ion năng lượng cao xâm nhập vào trong đế, va chạm với các nguyên tử và dần mất năng lượng cho đến khi dừng lại Mỗi lần va chạm, quỹ đạo di chuyển trở nên ngẫu nhiên Để khảo sát phân bố nồng độ tạp, chúng ta áp dụng quy luật phân bố theo hàm Gauss do bản chất thống kê của quá trình va chạm.
Trong quá trình cấy Ion, sự va chạm có thể đẩy nguyên tử đế ra khỏi vị trí nút mạng, gây ra sai hỏng và biến vật liệu thành vô định hình nếu liều lượng lớn Để khắc phục tình trạng này và kích hoạt ion, cần tiến hành ủ nhiệt ở nhiệt độ từ 400 o C đến 600 o C trong một khoảng thời gian nhất định Để ngăn chặn hiện tượng khuếch tán tiếp tục, có thể sử dụng phương pháp ủ nhanh bằng tia laser hoặc bức xạ hồng ngoại.
Phương pháp cấy ion hiện đang được ứng dụng phổ biến để điều chỉnh mức điện áp ngưỡng, tạo ra các giếng P hoặc N, cũng như vùng nguồn và máng cho MOSFET Việc cấy ion cho phép kiểm soát dễ dàng nồng độ và phân bố tạp chất, điều này đóng vai trò quan trọng trong việc giảm kích thước của linh kiện.
2.3.4 Quá trình lắng đọng (Deposition)
Quá trình lắng đọng phim trên wafer silic sử dụng nhiều loại vật liệu khác nhau Các phim này có thể được lắng đọng thông qua nhiều kỹ thuật, bao gồm lắng đọng chân không, phún xạ và lắng đọng hóa học chân không Trong kỹ thuật lắng đọng chân không, chất liệu rắn sẽ được sử dụng để tạo ra các lớp phim mỏng trên bề mặt wafer.
KIẾN THỨC LAYOUT CƠ BẢN
Các phần tử cơ bản
Tất cả các layout trong thư viện chuẩn đều được cấu thành từ các transistor nMOS và pMOS với kích thước đa dạng Chúng được kết nối chính xác theo sơ đồ nguyên lý đã định.
MOSFET loại P hoạt động như một công tắc đóng khi điện áp đầu vào thấp (0 V) và mở khi điện áp đầu vào cao (5 V), trong khi MOSFET loại N đóng lại khi điện áp đầu vào cao (5 V) và mở khi điện áp đầu vào thấp (0 V) Công nghệ CMOS kết hợp cả MOSFET loại P và N, đảm bảo không có đường dẫn nào từ điện áp cung cấp (5 V) xuống đất, dẫn đến việc mạch CMOS tiêu thụ rất ít năng lượng.
MOSFET loại P “công tắc đóng khi đầu vào là 0
MOSFET loại N “công tắc đóng khi đầu vào là 1
Hình 3-1 Nguyên lí làm việc của MOSFET
Cổng logic
Dưới đây là sơ đồ nguyên lý của cổng logic Inverter:
Hình 3-2 Sơ đồ nguyên lý cổng Inverter loại CMOS Bảng sự thật của cổng Inverter:
Hình 3-3 Kí hiệu và bảng sự thật cổng Inverter Cổng đảo hoạt động như sau:
• Khi A = 0, pMOS dẫn, nMOS tắt, Y được kéo lên VDD (Y = 1), dòng chảy từ VDD qua pMOS ra Y
• Khi A = 1, pMOS tắt, nMOS dẫn, Y được kéo xuống GND (Y = 0), dòng chảy từ Y qua nMOS xuống GND
Hình 3-4 Sơ đồ nguyên lý cổng NAND loại CMOS Bảng sự thật cổng NAND:
1 1 Hình 3-5 Kí hiệu và bảng sự thật cổng NAND Hoạt động của cổng NAND như sau:
• Khi A = 0, B = 0 thì 1 và 4 dẫn; 2 và 3 tắt nên Y = 1
• Khi A = 0, B = 1 thì 1 và 3 dẫn; 2 và 4 tắt nên Y = 1
• Khi A = 1, B = 0 thì 2 và 4 dẫn; 1 và 3 tắt nên Y = 1
• Khi A = 1, B = 1 thì 1 và 4 tắt; 2 và 3 dẫn nên Y = 0
Hình 3-6 Sơ đồ nguyên lý cổng NOR loại CMOS
Bảng sự thật cổng NOR:
Hình 3-7 Kí hiệu và bảng sự thật cổng NOR Hoạt động của cổng NAND như sau:
• Khi A = 0, B = 0 thì 1 và 4 dẫn; 2 và 3 tắt nên Y = 1
• Khi A = 0, B = 1 thì 1 và 3 dẫn; 2 và 4 tắt nên Y = 0
• Khi A = 1, B = 0 thì 2 và 4 dẫn; 1 và 3 tắt nên Y = 0
• Khi A = 1, B = 1 thì 1 và 4 tắt; 2 và 3 dẫn nên Y = 0
Một cấu hình transistor thường dùng trong sơ đồ mạch nguyên lý là transmission gate
Trong mạch đảo (inverter), cực D hoặc S của hai transistor được kết nối với nguồn điện, tạo thành một chuỗi transistor liên kết với nguồn cung cấp năng lượng Do đó, các transistor này hoạt động tương tự như các mạch đảo đơn giản.
Cổng truyền (Transmission gate) là một mạch điện phổ biến, trong đó cả cực D và S được sử dụng như tín hiệu Tín hiệu đầu ra sẽ thay đổi theo tín hiệu đầu vào, phụ thuộc vào trạng thái của tín hiệu điều khiển A và B.
Transistor PMOS thường được kết nối để tạo ra mức logic "1", trong khi transistor NMOS tạo ra mức logic "0", và hiếm khi xảy ra ngược lại Bảng sự thật của cổng truyền tải cho thấy rằng PMOS có khả năng vượt qua mức logic "0", nhưng điều này diễn ra một cách miễn cưỡng và có thể làm suy giảm mức logic.
Các transistor NMOS và mức logic "1" đều có mức yếu trong bảng sự thật, điều này có nghĩa là những mức này thường không được sử dụng trong thiết kế trừ khi có mục đích cụ thể Thông thường, cả hai tín hiệu điều khiển được thiết kế để cổng truyền dẫn hoạt động hoàn toàn "bật" hoặc "tắt" (cả hai transistor).
Hình 3-8 Sơ đồ nguyên lý tranmission gate loại CMOS
Hình 3-9 Kí hiệu và bảng sự thật của transmission gate Hoạt động của transmission gate như sau:
• Khi B = 0, A = 0 thì NMOS dẫn, PMOS tắt nên Vout =Vin
• Khi B = 0, A = 1 thì NMOS dẫn, PMOS dẫn nên Vout =Vin
• Khi B = 1, A = 0 thì NMOS tắt, PMOS tắt nên Vout = X (không phụ thuộc Vin)
• Khi B = 1, A = 1 thì NMOS tắt, PMOS dẫn nên Vout=Vin.
Đọc hiểu sơ đồ nguyên lý
Hình 3-10 Ví dụ một sơ đồ nguyên lý
Khi thiết kế layout, sơ đồ mạch cần phải giống với sơ đồ nguyên lý để đảm bảo tính chính xác (kiểm tra LVS) Để thực hiện điều này, việc hiểu rõ các ký hiệu trên bản vẽ là rất quan trọng, bao gồm các ký hiệu PMOS, NMOS, mạch đảo, NAND, NOR, OR, AND, cùng với các chân đầu vào, đầu ra, VDD và VSS (nguồn cấp).
Chú ý: M là number of fingers.Nghĩa là Wp = M x Wpa, Wn= M x Wna
Stick diagram
Stick diagram là một công cụ hữu ích cho các nhà thiết kế layout, giúp họ hiểu rõ chức năng của mạch, xác định vị trí các khối mạch trên bản vẽ và các kết nối giữa chúng.
Stick diagram là hình ảnh tóm tắt của bản vẽ layout thực tế, tương tự như bộ khung của mạch layout mà không có kích thước thực tế và tỷ lệ chuẩn giữa các linh kiện Đây là bước trung gian giữa sơ đồ nguyên lý mức MOS và sơ đồ layout của IC Ví dụ về stick diagram có thể thấy trong Hình 3-11.
Hình 3-11 Một ví dụ về stick diagram
Các đặc điểm của Stick diagram:
- Được vẽ bằng các nét mảnh, không cần quan tâm đến độ đậm nhạt
- Cung cấp thông tin về các liên kết giữa các lớp bán dẫn (xác định các lớp bán dẫn khác nhau và mối liên hệ giữa chúng)
- Có thể chuyển stick diagram thành bản vẽ layout khi áp dụng đúng các quy tắc thiết kế
- Mỗi khi có một thanh poly vắt qua một miền khuếch tán loại N hoặc P sẽ hình thành nên một NMOS hoặc PMOS tương ứng
- Khi cùng một loại vật liệu được đặt sát nhau hoặc vắt qua nhau, chúng sẽ được định nghĩa là có kết nối với nhau
- Có thể có nhiều hơn một cách vẽ stick diagram cho một mạch nguyên lý tùy theo các cách bố trí khác nhau
Hình 3-12 Stick diagram của NMOS và PMOS Sau đây là sơ đồ nguyên lý và stick diagram của cổng inverter:
Hình 3-13 Sơ đồ nguyên lý của cổng Inverter và stick diagram tương ứng
Các lớp và kết nối
Các lớp trong thiết kế mạch điện có khả năng mang tín hiệu điện áp, bao gồm lớp khuếch tán (pcom, ncom), lớp kim loại và lớp poly silicon Những lớp này được thể hiện rõ ràng trong layout của mạch.
Các lớp này tạo ra ngăn cách về điện giữa các lớp dẫn trên Ví dụ lớp kim loại 1 với lớp kim loại 2, kim loại 3
Dùng để nối giữa các lớp khác nhau với nhau:
- poly contact:contact nối giữa lớp poly silicon với kim loại
- contact p: contact nối kim loại với lớp pcom
- contact n: contact nối kim loại với lớp pcom
- via1: để nối tín hiệu từ lớp kim loại 1 lên lớp kim loại 2
- via2: để nối tín hiệu từ lớp kim loại 2 lên lớp kim loại 3
Lớp đánh dấu vùng khuếch tán (pcom, ncom) có thể được pha tạp bởi hai loại khác nhau Nếu được pha tạp bằng P implant (P+), nó sẽ tạo thành Pmos với đế là n-well Ngược lại, nếu pha tạp bằng N implant (N+), sẽ hình thành Nmos.
Các luật layout cần chú ý
Sau khi hoàn thành layout, việc kiểm tra quy tắc thiết kế (DRC) do nhà sản xuất cung cấp là rất quan trọng, vì điều này đảm bảo khả năng chế tạo sản phẩm Có nhiều quy tắc áp dụng giữa các lớp và trong từng lớp, nhưng có thể tóm tắt thành các loại quy tắc cơ bản sau:
3.6.1 Độ rộng Độ rộng nhỏ nhất: là kích thước nhỏ nhất của 1 lớp có thể chế tạo theo mọi hướng
Hình 3-14 Độ rộng nhỏ nhất Độ rộng chính xác: là kích thước cố định với 1 lớp (thường là contact, via)
Hình 3-15 Độ rộng chính xác
Khoảng cách nhỏ nhất giữa các đường trong cùng một lớp hoặc giữa hai lớp khác nhau được gọi là khoảng cách Ví dụ về khoảng cách này bao gồm khoảng cách giữa các dây kim loại, giữa các poly cực cổng và poly bên cạnh, giữa hai poly, cũng như giữa lớp khuếch tán và lớp implant.
Hình 3-16 Khoảng cách tối thiểu
Quy tắc chồng lấn xác định lượng tối thiểu mà một đối tượng trên một lớp có thể trùng với một lớp đối tượng khác Khi có sự chồng chéo, nếu đối tượng chồng lên nhau nhiều hơn khoảng cách quy định hoặc có cạnh trùng, thì không được coi là vi phạm các quy định về chồng chéo.
Luật mở rộng quy định về lượng tối thiểu mà một đối tượng trên một lớp phải vượt ra ngoài mép của một đối tượng trên lớp khác Một đối tượng không vi phạm quy tắc mở rộng nếu nó vượt quá khoảng cách quy định, có lợi thế cạnh trùng nhưng không nằm ngoài, hoặc hoàn toàn được bao quanh.
3.6.5 Một số lỗi drc thường gặp
Dưới đây là các lớp được sử dụng trong thiết kế layout với các màu sắc và kí hiệu tương ứng
Hình 3-19 Các lớp sử dụng trong thiết kế layout
Bảng 3-1 Một số lỗi drc thường gặp
PO.W.1 độ rộng nhỏ nhất của poly
PO.S.1 khoảng cách nhỏ nhất giữa 2 poly
PO.S.2 khoảng cách quy định giữa poly gate và poly bên cạnh
PO.EX.1 độ mở rộng của poly so với oxit
CO.W.1 độ rộng quy định của contact
CO.S.1 khoảng cách giữa các contact cùng net
CO.S.2 khoảng cách giữa các contact khác net
M1.W.1 độ rộng nhỏ nhất của kim loại
M1.S.1 khoảng cách nhỏ nhất giữa 2 kim loại
Hình 3-20 Một số lỗi drc thường gặp
Đánh giá layout
Khi các yêu cầu cơ bản đã được đáp ứng và chúng ta đã tích lũy được kinh nghiệm trong việc bố trí, việc thiết kế layout chất lượng trở thành mối quan tâm hàng đầu Bài viết này sẽ tập trung vào việc đánh giá chất lượng và những yếu tố mà chúng ta có thể dự đoán, từ đó lập kế hoạch cho các yêu cầu nâng cao.
Khả năng tương thích của layout với các công cụ sử dụng sau này, như công cụ place and route, là yếu tố quan trọng cần xem xét Điều này đảm bảo rằng quá trình bố trí sẽ diễn ra một cách thuận lợi và hiệu quả.
• Sản xuất được (nghĩa là đáp ứng tất cả các quy tắc thiết kế tối thiểu)
• Bảo trì (tức là, cách bố trí sẽ dễdàng thay đổi hoặc tối ưu hóa)
• Độ tin cậy sau sản xuẩt
• Khả năng thu hẹp được
Luận văn này sẽ đề cập đến 2 tiêu chí diện tích và timming
Mỗi thư viện của standard cell có chiều cao cố định, vì vậy để giảm diện tích, chúng ta chỉ cần giảm chiều rộng của layout Đối với timing, các thông số quan trọng cần chú ý bao gồm: rise delay, fall delay, rise transition và fall transition.
20% input output delay output transition input transition
Hình 3-21 Định nghĩa về các timing
PHƯƠNG PHÁP THIẾT KẾ LAYOUT
Các kĩ thuật layout cơ bản
4.1.1 Layout một transistor cơ bản
Hình dưới đây mô tả việc layout một transistor đơn thuần với chiều dài kênh
Khi thiết kế transistor với chiều dài kênh L = 0,2 um và độ rộng kênh W = 20 um, việc tối đa hóa số lượng tiếp xúc giữa cực nguồn và cực máng là rất quan trọng Điều này giúp giảm điện trở kết nối giữa kim loại và vùng khuếch tán, đồng thời tăng cường cường độ dòng điện qua các tiếp xúc, từ đó nâng cao hiệu suất hoạt động của transistor.
Hình 4-1 Layout của một transistor
Khi các transistor được kết nối với nhau qua cực D và S, chúng ta thường có xu hướng sắp xếp chúng liền kề nhau để tuân thủ luật về khoảng cách Việc này giúp tối ưu hóa hiệu suất và giảm thiểu các vấn đề liên quan đến khoảng cách giữa các linh kiện.
2 transistor, khi đó diện tích của layout cũng thu hẹp lại
Khi cần dòng lớn đi qua transistor, người ta tăng độ rộng kênh lên nhiều lần, trong khi kích thước của thư viện chuẩn là cố định Để giải quyết vấn đề này, transistor được chia nhỏ thành nhiều transistor nhỏ hơn mà vẫn đảm bảo nguyên lý mạch Kỹ thuật này được gọi là "gấp" (folding), giúp thu nhỏ mạch layout khi tỉ lệ độ rộng kênh p và n có sự chênh lệch lớn Lưu ý rằng việc "gấp" nên được thực hiện với các transistor có kích thước bằng nhau hoặc gần bằng nhau.
Layout của transistor được trình bày trong mục 4.1.1 cho phép điều chỉnh kích thước bằng cách chia nhỏ thành nhiều transistor Chẳng hạn, một transistor với độ rộng kênh W = 20 um và chiều dài kênh 0,2 um có thể được thay thế bằng 4 transistor mắc song song, mỗi transistor có độ rộng kênh 5 um và chiều dài kênh 0,2 um như minh họa trong hình 4-3.
Hình 4-3 Folding layout của transistor
Bản layout tiếp theo trình bày một transistor được chia thành bốn transistor nhỏ hơn và kết nối chúng với nhau Các kết nối với cực đế Bulk đã được loại bỏ nhằm đơn giản hóa bản vẽ.
Các bước thực hiện folding layout của transistor bao gồm việc chia nhỏ transistor ban đầu có chiều rộng W = 20 um thành hai transistor nhỏ hơn với W = 10 um Sau đó, hai transistor này được đặt trên cùng một hàng ngang và được áp sát lại với nhau, khiến cho cực D (hoặc S) của hai transistor chồng lên nhau Cuối cùng, dây kim loại được sử dụng để nối các transistor lại với nhau.
47 cực D lại với nhau, nối các cực S lại với nhau và nối các cực cổng poly lại với nhau
Kĩ thuật này trong một số tài liệu thường gọi là folding (có nghĩa là “gấp lại”)
Các transistor được chế tạo bằng cách cấy chồng các miền bán dẫn, với độ mỏng giảm dần từ trong ra ngoài, khiến việc xác định ranh giới giữa các miền và độ rộng kênh W trở nên khó khăn Điều này dẫn đến sai lệch trong đặc tính của transistor so với lý thuyết Việc chia nhỏ một transistor thành hai transistor nhỏ sẽ làm tăng độ lệch của W lên gấp đôi, ảnh hưởng tiêu cực đến hiệu suất làm việc của transistor và toàn bộ mạch.
Tuy nhiên, kĩ thuật folding là một kĩ thuật mang lại rất nhiều ích lợi, vì nó làm cho mạch điện của IC trở nên gọn hơn rất nhiều.
Thiết kế layout tối ưu
VSS phần đặt layout chiều cao không đổi
Khi bố trí đường nguồn VDD và VSS, bên trong có các transistor, việc mỗi cổng logic trong thư viện có chiều cao khác nhau sẽ gây khó khăn cho việc nối các tín hiệu nguồn và thực hiện routing Vì vậy, mỗi thư viện cần có một chiều cao cố định với độ rộng thay đổi để đảm bảo tính nhất quán và dễ dàng trong thiết kế.
4.2.1.1 Kĩ thuật folding không đều Đầu tiên ta phải áp dụng 2 kĩ thuật cơ bản trên là sharing và folding Nhưng áp dụng thế nào để sử dụng hết không gian diện tích trong thiết kế Như hình 4.7 ta chia đều (folding) pmos, nmos, nhưng khoảng trống ở giữa rất nhiều
Để tối ưu hóa không gian, việc chia (folding) không đều được áp dụng, dẫn đến sự thay đổi trong hoạt động của transistor so với phương pháp folding đều Như thể hiện trong hình 4-7, mỗi cổng đầu vào giảm đi 1 gate so với hình 4-6, làm cho chiều rộng của mạch bị co hẹp trong khi chiều dài giữ nguyên, qua đó cho thấy diện tích mạch đã giảm.
Trong hình vẽ 4-8, khi hai cực D (S) của nmos không nối với nhau, cần sử dụng poly để ngăn cách giữa hai transistor, tạo ra khoảng trống Để tối ưu hóa diện tích mạch, ta có thể chồng nmos của hai gate lên nhau, giúp giảm một poly dummy (tương đương một gate) thừa ở giữa Tuy nhiên, cần đảm bảo tuân thủ đúng quy định lvs và drc, vì vậy không phải trường hợp nào cũng có thể áp dụng Kết quả đạt được thể hiện trong hình 4-9.
4.2.2 Tăng tốc độ làm việc cho transistor
Giảm điện trở và điện dung kí sinh là yếu tố quan trọng để tăng tốc độ đáp ứng của transistor Việc xác định vị trí của các điện trở và điện dung này trong mạch là cần thiết Sơ đồ dưới đây minh họa điện dung kí sinh giữa các điện cực.
D, G, S đối với cực đế B Hình 4-10 mô tả các điện dung kí sinh [3]
B jsw : juntion side-wall capacitance j : junction capacitance gb : gate to bulk dg : drain to bulk sb : source to bulk
C j,db C jsw,db C jsw,sb C j,sb C jsw,sb
Hình 4-10 Các điện dung kí sinh trên một transistor
Nhìn chung thì Csb phụ thuộc vào diện tích của cực S (As) và chu vi của cực
Cdb phụ thuộc vào diện tích và chu vi của cực D, trong khi Csb cũng có mối quan hệ tương tự Cả hai thành phần này đều chịu ảnh hưởng từ các miền khuếch tán lân cận Giá trị của As, AD, Ps và PD được trích xuất từ bản thiết kế layout.
4.2.2.1 Thu gọn transistor (Folding) Đáp ứng tần số của transistor sẽ được cải thiện nếu giảm được các điện dung kí sinh trên các cực D và S Khi folding thì diện tích của D, S giảm đi nên điện dung kí sinh cũng nhỏ đi
Các transistor được gấp lại có điện trở ở cực cổng thấp hơn so với transistor ban đầu, nhờ vào việc chuyển cách mắc từ nối tiếp sang song song Sự thay đổi này giúp các transistor hoạt động nhanh hơn, cải thiện hiệu suất đóng mở Hình 4-11 minh họa sự khác biệt về điện trở tương đương trước và sau khi thu gọn transistor.
Hình 4-11 Điện trở tương đương trước và sau khi thu gọn transistor
4.2.2.2 Các đường tín hiệu ngắn nhất
Khi chiều dài của các đường tín hiệu tăng lên, điện trở cũng sẽ tăng theo, vì điện trở tỷ lệ thuận với độ dài của dây dẫn Do đó, để tối ưu hóa hiệu suất, chúng ta nên sử dụng các đường tín hiệu ngắn nhất có thể Các đường tín hiệu không chỉ giới hạn ở kim loại mà còn có thể là poly, pcom, ncom.
W: độ rộng dây dẫn Đồng thời điện dung kí sinh của dây dẫn với nhau và với lớp đế sẽ nhỏ đi, vì độ bao phủ (overlap) nhỏ đi khi dây dẫn ngắn hơn Sau đây là bảng điện dung kí sinh trên 1 đơn vị diện tích của các lớp kim loại Các lớp càng xa lớp đế thì điện dung kí sinh trên 1 đơn vị diện tích lại càng nhỏ [3]
Điện trở suất của poly cao hơn so với kim loại, dẫn đến điện dung kí sinh giữa poly và lớp chất nền cũng như giữa poly và kim loại lớn hơn nhiều so với giữa kim loại và lớp chất nền Vì vậy, việc sử dụng poly trong kết nối có thể làm tăng thời gian trễ của transistor.
4.2.3 Hạn chế lỗi trong sản xuất
Dùng nhiều contact, via trên đường tín hiệu, đường nguồn
Tránh sử dụng chỉ một contact hoặc via, vì phần lớn lỗi IC sản xuất liên quan đến các vấn đề này Nên sử dụng ít nhất hai contact hoặc hai via bất cứ khi nào có thể, điều này không chỉ giảm thiểu lỗi mà còn tăng độ dẫn điện của đường tín hiệu Độ phủ của dây kim loại qua các contact và via sẽ giúp giảm điện trở kết nối, đặc biệt là ở các contact và via nằm ở cuối đường dây kim loại.
54 Hình 4-12 Nhiều via và contact
THIẾT KẾ VÀ MÔ PHỎNG, ĐÁNH GIÁ LAYOUT CỦA CÁC PHẦN TỬ LOGIC CƠ BẢN HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI
Các bước thiết kế, mô phỏng
Sau đây là quá trình các bước thiết kế mô phỏng 1 mạch inverter sử dụng phần mềm Cdesinger của synopsis
Dưới đây là sơ đồ nguyên lí của invx1 :
Hình 5-1 Sơ đồ nguyên lí Chúng ta phải mô phỏng để kiểm tra sơ đồ nguyên lí đã đúng chức năng của mạch chưa
5.1.2 Vẽ và kiểm tra DRC, LVS của layout
Sau đó ta vẽ layout của invx1 :
Và kiểm tra LVS của mạch như hình 5-3:
Khi LVS hoàn tất mà không có lỗi, điều đó có nghĩa là mạch Layout đã hoàn toàn khớp với mạch nguyên lý Tiếp theo, cần thực hiện kiểm tra DRC để đảm bảo rằng mạch có thể được sản xuất một cách hiệu quả.
5.1.3 Extract ra mạch sau layout
Khi layout sẽ có điện trở, điện dung của các lớp Nên ta cần extract ra như hình sau để mô phỏng sau layout:
Hình 5-5 Extract mạch sau layout
5.1.4 Mô phỏng mạch extract sau layout Để mô phỏng mạch sau layout ta dùng mạch testbench như sơ đồ sau :
Trong hình trên, kí hiệu inverter chính là kí hiệu của mạch extract sau layout Để Hspice hiểu được ta phải cấu hình thêm về mạch như sau :
Hình 5-7 Cấu hình thêm về mạch testbench
Sau mô phỏng ta sẽ thu được kết quả về trễ (delay) như sau:
Hình 5-8 Kết quả mô phỏng sau layout Để tiện cho việc thống kế số liệu, ta viết scipt đọc kết quả và tính trễ trung bình
Tối ưu mạch về timing
Hình 5-9 Layout trước và sau khi folding của invx1
Hình 5-10 Layout trước và sau khi folding của nand2x1
Hình 5-11 Layout trước và sau khi folding của nor2x1
5.2.1.4 Kết quả tính toán trễ trễthu được
Bảng 5-1 Kết quả mô phỏng trước và sau khi folding
Trước folding 6,0128ps 8,3242ps 13,5618ps
Sau folding 5,8058ps 8,0320ps 13,0735ps
Nhận xét : Folding làm giảm thời gian trễ
5.2.2 Các đường tín hiệu ngắn nhất
Hình 5-12 Layout trước và sau khi giảm kim loại của invx1
Hình 5-13 Layout trước và sau khi giảm kim loại của nand2x1
Hình 5-14 Layout trước và sau khi giảm kim loại của nor2x1
5.2.2.4 Kết quả tính toán trễ trễthu được
Bảng 5-2 quả mô phỏng trước và sau khi giảm kim loại
Trước giảm kim loại 6,2087ps 8,7789ps 14,3017ps
Sau giảm kim loại 6,0128ps 8,3242ps 13,5618ps
Nhận xét: Giảm kim loại làm giảm thời gian trễ
Hình 5-15 Layout trước và sau khi giảm poly của invx1
Hình 5-16 Layout trước và sau khi giảm poly của nand2x1
Hình 5-17 Layout trước và sau khi giảm poly của nor2x1
5.2.3.4 Kết quả tính toán trễ trễthu được
Bảng 5-3 Kết quả mô phỏng trước và sau khi giảm poly
Trước giảm poly 6,0375ps 8,3668ps 13,6919ps Sau giảm poly 6,0128ps 8,3242ps 13,5618ps
Nhận xét : Giảm poly làm giảm thời gian trễ
5.2.4 Tổng hợp và đánh giá kết quả
Sau đây là bảng tổng kết về thời gian trễ khi không và có áp dụng các phương pháp trên :
Bảng 5-4 Bảng kết quả thời gian trễ khi có và không áp dụng các phương pháp
Không áp dụng giảm kim loại 6,2087ps 8,7789ps 14,3107ps
Không áp dụng giảm poly 6,0375ps 8,3668ps 13,6919ps Áp dụng các phương pháp trên 5,8058ps 8,0320ps 13,0735ps
Khi áp dụng các phương pháp giảm trễ trong mạch, hiệu quả có thể không đạt được do folding có thể làm tăng diện tích mạch và số lượng gate poly Để tối ưu hóa layout, cần hạn chế sử dụng poly và metal, đồng thời nắm vững luật DRC Mỗi cổng logic trong IC có thể ảnh hưởng lớn đến hiệu suất tổng thể, do đó việc giảm trễ ngay cả một chút cũng có thể mang lại lợi ích đáng kể cho toàn bộ hệ thống.
IC sẽ đáp ứng nhanh lên rất nhiều
Giảm diện tích (Area)
5.3.1 Kĩ thuật folding không đều
Mạch nand2x8 trong hình trên có nguyên lý hoạt động tương tự nhau Hình 5-19 cho thấy sự folding không đều, với mỗi cổng đầu vào giảm 1 gate so với folding đều, dẫn đến chiều rộng của mạch bị co hẹp trong khi chiều dài giữ nguyên, từ đó làm giảm diện tích mạch.
Bảng 5-5 Kết quả đo diện tích khi folding đều và không đều
Phương pháp folding không đều tối ưu hóa không gian trong mạch, dẫn đến diện tích nhỏ hơn so với folding đều nhau.
Trên 2 hình trên cùng là mạch oai122rexp3 với mạch nguyên lí giống nhau
Hình 5-21 cho thấy việc giảm một poly dummy so với hình 5-20 không xếp chồng (tương đương với việc giảm một gate) dẫn đến chiều rộng mạch giảm Do chiều dài không thay đổi, diện tích mạch cũng nhỏ hơn.
Bảng 5-6 Kết quả đo diện tích trước và sau xếp chồng
Phương pháp xếp chồng giúp giảm diện tích mạch bằng cách tận dụng các không gian trống, cho thấy rõ ràng rằng diện tích mạch xếp chồng luôn nhỏ hơn so với mạch không xếp chồng.
Cả hai phương pháp folding không đều và xếp chồng đều tối ưu hóa không gian trong mạch, giúp giảm diện tích mạch Tuy nhiên, chúng được áp dụng cho các loại mạch khác nhau: folding không đều thích hợp cho các mạch lớn với độ rộng kênh lớn, trong khi xếp chồng được sử dụng cho các mạch nhỏ với độ rộng kênh nhỏ.
5.4 Kết luận và hướng phát triển đề tài
Các phương pháp tối ưu hóa mạch đã cải thiện diện tích và tốc độ, đồng thời giảm độ trễ, cho phép áp dụng cho các mạch phức tạp hơn như flip flop Trong tương lai, có thể phát triển các phương pháp layout tối ưu hơn, phù hợp với công cụ routing của người sử dụng và đáp ứng các yêu cầu về năng lượng.
Lĩnh vực thiết kế và chế tạo IC đang khẳng định vị thế quan trọng trong ngành công nghiệp điện tử toàn cầu Việc tiếp cận và áp dụng các công nghệ tiên tiến trong lĩnh vực này trở thành yêu cầu thiết yếu Tại Việt Nam, ngành công nghiệp điện tử vẫn đang trong giai đoạn phát triển ban đầu, nhưng trong những năm gần đây, nghiên cứu về IC đã được chú trọng và phát triển mạnh mẽ.
Layout đóng vai trò quan trọng trong thiết kế IC, ảnh hưởng đến kích thước và tốc độ xử lý của nó Bài viết này tập trung vào việc tối ưu hóa layout để đạt hiệu quả tốt nhất Trong IC, hàng triệu cổng logic có thể được cải thiện; nếu mỗi cổng logic giảm diện tích hoặc thời gian trễ, toàn bộ IC sẽ trở nên nhỏ hơn và nhanh hơn đáng kể.
Do đây là một vấn đề nghiên cứu mới với kiến thức còn hạn chế và thời gian nghiên cứu ngắn, luận văn của tôi không thể tránh khỏi những thiếu sót Tôi rất mong nhận được sự phê bình từ các thầy cô để có thể hoàn thiện luận văn của mình hơn nữa.
