LỜI NÓI ĐẦU Ngày với phát triển mạnh mẽ Khoa học Kỹ thuật, phải ln sáng tạo tìm hiểu thứ xung quanh, đem lại cho giới thông điệp văn minh tiến hóa vƣợt bật ngƣời.Với phát triển xã hội hôm phải luôn sáng tạo để đem lại lợi ích chung cho ngƣời Nhƣ biết, đồng hồ kỹ thuật số vật dụng phổ biến sống ngƣời Giúp nắm bắt đƣợc giấc ngày Hệ thống phát triển CIC-310 FPGA hệ thống hữu ích giúp thí nghiệm nhƣ thiết kế thử nghiệm đơn giản dễ dàng Từ lý nên em xin chọn đề tài khóa luận thiết kế thử nghiệm đồng hồ kỹ thuật số 24 FPGA Bài khóa luận gồm chƣơng: - Chƣơng 1: Cơ sở lý thuyết + Trình bày tóm tắt mạch đƣợc sử dụng để thiết kế đồng hồ kỹ thuật số 24 - Chƣơng 2: Hệ thống phát triển CIC-310 FPGA + Tìm hiểu hệ thống phát triển CIC-310 + Cơ lập trình logic FPGA +Ngơn ngữ mơ tả phần cứng VHDL - Chƣơng 3: Thiết kế thử nghiệm đồng hồ kỹ thuật số 24 FPGA + Tiến hành thiết kế đồng hồ kỹ thuật số 24 phần mềm Maxplus II kết nối phần cứng CIC-310 Bài khóa luận cịn gặp nhiều thiếu sót mong thầy bạn đóng góp thêm để khóa luận đƣợc hoàn chỉnh Em xin chân thành cảm ơn! Hà Nội,ngày 13 tháng năm 2017 Sinh viên thực đề tài Nguyễn Quang Quân MỤC LỤC LỜI NĨI ĐẦU MỤC LỤC DANH MỤC CÁC BẢNG VÀ HÌNH VẼ CHƢƠNG 1: CƠ SỞ LÝ THUYẾT 1.1 Mạch giải mã 1.1.1 Khái niệm 1.1.2 Phân loại 1.1.3 Mạch giải mã hiển thị LED 1.2 Bộ đếm 1.2.1 Khái niệm 1.2.2 Phân loại 1.2.3 Trình tự thiết kế đếm 1.2.4 Bộ đếm mod N CHƢƠNG 2: HỆ THỐNG PHÁT TRIỂN CIC-310 VÀ FPGA 16 2.1 Hệ thống phát triển CIC-310 16 2.1.1 Bảng phát triển SN-PLDE2 16 2.1.2 Bảng thí nghiệm SN-PLDE3A 18 2.2 Cơ lập trình logic FPGA 26 2.2.1 Khái niệm 26 2.2.2 Phân loại 27 2.2.3 Các bƣớc thiết kế FPGA 28 2.2.4 Ứng dụng 29 2.3 Ngôn ngữ mô tả phần cứng VHDL 29 2.3.1 Giới thiệu ngôn ngữ mô tả phần cứng VHDL 29 2.3.2 Cấu trúc ngôn ngữ VHDL 30 CHƢƠNG 3:THIẾT KẾ THỬ NGHIỆM ĐỒNG HỒ KỸ THUẬT SỐ 24 GIỜ TRÊN FPGA 33 3.1 Thiết kế phần mềm Maxplus II 33 3.2 Kết nối phần cứng CIC – 310 43 KẾT LUẬN 46 DANH MỤC TÀI LIỆU THAM KHẢO 47 DANH MỤC CÁC BẢNG Bảng 1.1 Bảng trạng thái mô tả hoạt động mạch giải mã Bảng 1.2 Phƣơng trình tối thiểu hóa đoạn LED LED loại Anode chung Bảng 1.3 Bảng trạng thái mô tả hoạt động mạch giải mã LED loại Kathode chung Bảng 1.4 Phƣơng trình tối thiểu hóa đoạn LED LED loại Kathode chung Bảng 1.5 Bảng trạng thái FF JK Bảng 1.6 Bảng trạng thái cuả mạch đếm 10 Bảng1.7 Kết sau thực hàm Chuyển Bảng 1.8 Bảng thật cho J,K FF 10 Bảng 1.9 Bảng trạng thái cho số đếm 11 Bảng 1.10 Bảng trạng thái mạch đếm 12 Bảng 1.11 Bảng thật cho J, K FF D sử dụng phƣơng pháp MARCUS 13 Bảng 1.12 Bảng thật cho ngõ vào Reset 14 Bảng1.13a Đếm 2x5 15 Bảng 1.13b Đếm 5x2 15 DANH MỤC CÁC HÌNH VẼ Hình 1.1 Sơ đồ khối mạch giải mã Hình 1.2 Quy ƣớc đoạn LED Hình 1.3 LED loại Kathode chung Hình 1.4 LED loại Anode chung Hình 1.5 Sơ đồ khối đếm Hình 1.6 Sơ đồ phân loại đếm Hình1.7 Các bƣớc thiết kế đếm Hình1.8 Bảng Karnaugh để xác định HB,HC ,HD Hình 1.9 Mạch đếm 10 đồng dùng JK Hình 1.10 Bảng Karnaugh xác định J K 10 Hình 1.11 Mạch đếm kiểu RESET 11 Hình 1.12 Bảng Karnaugh xác định HD HB 12 Hình 1.13 Bảng Karnaugh xác định JD JB 13 Hình 1.14 Mạch đếm 10 thiết kế theo kiểu đếm 2x5 13 Hình 1.15 Sơ đồ mạch IC 7490 14 Hình 1.16.Dạng sóng ngõ mạch đếm 10 15 Hình 2.1 Hệ thống phát triển CPLD/FPGA 16 Hình 2.2 Bảng mạch phát triển mạch SN-PLDE2 17 Hình 2.3 Bảng thí nghiệm SN-PLDE3A 19 Hình 2.4 Bộ chuyển mạch Logic S1-S3 19 Hình 2.5 Hiện thị LED Logic 20 Hình 2.6 Phân định chân cắm hiển thị phân đoạn 20 Hình 2.7 Mã vận hành hiển thị phân đoạn chữ số 22 Hình 2.8a Phần máy phát xung nhịp 22 Hình 2.8b Máy xung nhịp 23 Hình 2.9 Bàn phím ma trận chế độ riêng biệt 23 Hình 2.10 Bàn phím ma trận chế độ quét hình 24 Hình 2.11 Hiển thị 16 phân đoạn 24 Hình 2.12 Ổ cắm hiển thị 16 phân đoạn 24 Hình 2.13 Bộ mạch hiển thị 16 phân đoạn 25 Hình 2.14 Phân định chân cắm LED điểm chấm 5x7 25 Hình 2.15 Ổ cắm LED điểm chấm 5x7 JP22 chọn lọc điểm chấmJP24 25 Hình 2.16 LCD2021 module 26 Hình 2.17.Cấu trúc tổng thể FPGA 26 Hình 2.18.Khối logic FPGA 27 Hình 2.19 Cấu trúc mô tả phần cứng đối tƣợng VHDL 32 Hình 3.1 Màn hình phần mềm khởi động 33 Hình 3.2 Tạo dự án 33 Hình 3.3 Đặt tên cho dự án dh_24h 33 Hình 3.4 Tạo tệp soạn thảo code 34 Hình 3.5 Bảng soạn thảo code 34 Hình 3.6 Lƣu lại tệp dh_24h 39 Hình 3.7a Chọn máy 39 Hình 3.7b.Chọn thơng số máy 40 Hình 3.7c Chọn thông số máy 40 Hình 3.8a Lƣu kiểm tra lỗi 41 Hình 3.8b Hộp thoại kiểm tra lỗi 41 Hình 3.9 Gán cổng vào/ra cho chip điều khiển 42 Hình 3.10a Biên dịch lƣu dự án 42 Hình 3.10b Hộp thoại kiểm tra biên dịch 43 Hình 3.11.Chọn cổng kết nối 43 Hình 3.13 Nạp code cho thiết bị 44 Hình 3.14 Kết thực đồng hồ kỹ thuật số 44 Hình 3.15 Bật tắt cơng tắc S1-1 để chọn vị trí chỉnh phút 44 Hình 3.16.Bật tắt cơng tắc S2-2 để chỉnh số phút 45 Hình 3.17.Kết thị với đồng hồ kỹ thuật số 24 45 CHƢƠNG 1: CƠ SỞ LÝ THUYẾT Để thực việc thiết kế thử nghiệm đồng hồ kỹ thuật số 24 FPGA ta cần tìm hiểu số mạch logic đƣợc dùng khối đồng hồ kĩ thuật số Dƣới trình bày tóm tắt số mạch logic sử dụng đồng hồ kĩ thuật số 24h 1.1 Mạch giải mã 1.1.1 Khái niệm - Mã hóa phƣơng pháp để biến thơng tin từ định dạng bình thƣờng sang dạng thông tin hiểu đƣợc khơng có phƣơng tiện giải mã - Giải mã phƣơng pháp để đƣa từ dạng thông tin đƣợc mã hóa dạng thơng tin ban đầu, q trình ngƣợc mã hóa - Bộ giải mã mạch điện thực việc chuyển từ mã sang tin tức - Sơ đồ khối mạch giải mã Hình 1.1 Sơ đồ khối mạch giải mã 1.1.2 Phân loại Mạch giải mã đƣợc chia thành: - Mạch giải mã nhị phân sang thập phân - Mạch giải mã hiển thị ký tự số - Mạch giải mã hiển thị LED 1.1.3 Mạch giải mã hiển thị led LED loại đèn dùng hiển thị số từ đến 9, đèn gồm đoạn a, b, c, d, e, f, g, bên dƣới đoạn LED (đèn nhỏ) nhóm LED mắc song song (đèn lớn) Hình 1.2 Quy ƣớc đoạn LED Có loại đèn thanh: - Loại Kathode chung, dùng cho mạch giải mã có ngõ tác động cao Hình 1.3 LED loại Kathode chung - Loại Anode chung, dùng cho mạch giải mã có ngõ tác động thấp Hình 1.4 LED loại Anode chung a) Giải mã LED đoạn loại Anode chung Đối với LED đoạn Anode chung Anode chung đoạn LED đƣợc nối với đƣa lên mức logic 1, nên muốn đoạn led tắt ta nối Kathode tƣơng ứng lên mức logic ngƣợc lại muốn đoạn LED sáng ta nối Kathode tƣơng ứng xuống mass (mức logic 0) Ví dụ: Để thị số ta nối Kathode đèn g lên mức logic để đèn g tắt, nối Kathode đèn a, b, c, d, e, f xuống đất nên ta thấy số Lúc bảng trạng thái mơ tả hoạt động mạch giải mã LED đoạn Anode chung nhƣ sau: Bảng 1.1 Bảng trạng thái mô tả hoạt động mạch giải mã Led loại Anode chung D 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 A 1 1 1 1 a 0 0 0 X X X X X X b 0 0 b 0 X X X X X X c 0 0 0 0 X X X X X X d 0 0 0 X X X X X X e 1 1 1 X X X X X X f 1 0 0 X X X X X X g 1 0 0 0 X X X X X X Số hiển thị X X X X X X Dùng bảng Karnaugh để tối thiểu hóa mạch đƣa phƣơng trình tối thiểu hóa dạng tắc tắc nhƣ bảng 1.2 sau: Bảng 1.2 Phƣơng trình tối thiểu hóa đoạn LED LED loại Anode chung b) Giải mã LED đoạn loại Kathode chung Chọn mức tích cực ngõ mức logic Vì Kathode đoạn LED đƣợc nối chung với đƣợc nối xuống mức logic (0v-GND) nên muốn đoạn LED tắt ta đƣa Anode tƣơng ứng xuống mức logic Ví dụ: Để thị số ta nối Anode đèn g xuống mức logic để đèn g tắt, nối Kathode đèn a, b, c, d, e, f đƣợc nối lên nguồn nên đoạn sáng ta thấy số Lúc bảng trạng thái mơ tả hoạt động mạch nhƣ sau: Bảng 1.3 Bảng trạng thái mô tả hoạt động mạch giải mã LED loại Kathode chung D B C A a b c d e f g Số hiển thị 0 0 1 1 1 0 0 1 0 0 0 1 1 1 0 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1 1 X X X X X X X X 1 X X X X X X X X 1 0 X X X X X X X X 1 X X X X X X X X 1 X X X X X X X X 1 1 X X X X X X X X Dùng bảng karnaugh để tối thiểu hóa mạch tìm phƣơng trình logic tối giản ngõ đoạn led Bảng 1.4 Phƣơng trình tối thiểu hóa đoạn LED LED loại Kathode chung 1.2 Bộ đếm Bộ đếm mạch đơn giản, đƣợc xây dựng từ phần tử nhớ trigơ mạch logic tổ hợp Các đếm thành phần hệ thống số, chúng đƣợc sử dụng để đếm thời gian, chia tần số, điều khiển mạch khác…Bộ đếm đƣợc sử dụng nhiều máy tính, thông tin Để xây dựng đếm, ngƣời ta dùng mã nhị phân loại mã khác nhƣ mã Gray, mã NBCD, mã vòng… Phần đƣa đặc điểm đếm phƣơng pháp thiết kế đếm 1.2.1 Khái niệm Bộ đếm mạch tuần hồn có lối vào đếm lối ra, mạch có số trạng thái hệ số đếm (ký hiệu Mđ) Dƣới tác dụng tín hiệu vào đếm, mạch chuyển từ trạng thái đến trạng thái khác theo thứ tự định Cứ sau Mđ tín hiệu vào đếm mạch lại trở trạng thái xuất phát ban đầu Hình 1.5 Sơ đồ khối đếm CHƢƠNG 3: THIẾT KẾ THỬ NGHIỆM ĐỒNG HỒ KỸ THUẬT SỐ 24 GIỜ TRÊN FPGA 3.1 Thiết kế phần mềm Maxplus II Bƣớc 1: Khởi động phần mềm Max+Plus II Hình 3.1 Màn hình phần mềm khởi động Bƣớc 2: Tạo dự án mới: trỏ chuột vào File => Project => Name Hình 3.2 Tạo dự án Hình 3.3 Đặt tên cho dự án dh_24h 33 Bƣớc 3: Tạo tệp mới: trỏ chuột vào File => Name, click chọn Text Editor file nhấn OK Hình 3.4 Tạo tệp soạn thảo code Một bảng đƣợc Hình 3.5 Bảng soạn thảo code Bƣớc 4: Soạn thảo chƣơng trình Nội dung phần code nhƣ sau: SUBDESIGN dh_24h (sysclk,btna,btnb :INPUT; segout[6 0],dotout,selout[3 0]:OUTPUT;) VARIABLE cnta[3 0],cntb[2 0],cntc[3 0],cntd[2 0],cnte[3 0],cntf[1 0] :DFF; divcnt[24 0],pulsa,pulsh,pulsl :DFF; dbpuls[1 0],stka[1 0],stkb[1 0],stmode[1 0] :DFF; cntout[3 0],sel[1 0],dotc,dotd,dote,dotf :NODE; BEGIN 34 (divcnt[],cnta[],cntb[],cntc[],cntd[],cnte[],cntf[],pulsa,pulsl,pulsh,dbpul s[],stka[],stkb[],stmode[]).clk=sysclk; IF(divcnt[]==19999999) THEN divcnt[]=0; IF(stmode[]==B"00") THEN pulsa=VCC; ELSE pulsa=GND; END IF; ELSE divcnt[]=divcnt[]+1;pulsa=GND; END IF; IF(pulsa) THEN IF(cnta[]==9) THEN cnta[]=0; ELSE cnta[]=cnta[]+1; END IF; ELSE cnta[]=cnta[]; END IF; IF(pulsa & cnta[]==9) THEN IF(cntb[]==5) THEN cntb[]=0; ELSE cntb[]=cntb[]+1; END IF; ELSE cntb[]=cntb[]; END IF; pulsl=pulsa & cnta[]==9 & cntb[]==5; IF(pulsl# stmode[]==B"01" & stkb[0]) THEN IF(cntc[]==9) THEN cntc[]=0; ELSE cntc[]=cntc[]+1; END IF; ELSE cntc[]=cntc[]; END IF; IF((pulsl # stmode []==B"01" & stkb[0]) & cntc[]==9) THEN IF(cntd[]==5) THEN cntd[]=0; ELSE cntd[]=cntd[]+1; END IF; 35 ELSE cntd[]=cntd[]; END IF; pulsh=pulsl & cntc[]==9 & cntd[]==5; IF(pulsh # stmode[]==B"10" & stkb[0]) THEN IF((cntf[]==2 & cnte[]==3) #cnte[]==9) THEN cnte[]=0; ELSE cnte[]=cnte[]+1; END IF; ELSE cnte[]=cnte[]; END IF; IF((pulsh # stmode[]==B"10" & stkb[0]) cnte[]==9)) THEN IF(cntf[]==2) THEN cntf[]=0; ELSE cntf[]=cntf[]+1; END IF; ELSE cntf[]=cntf[]; END IF; sel[1 0]=divcnt[13 12]; CASE sel[] IS WHEN => cntout[]=(B"00",cntf[]); selout[]=B"1000"; dotout=dotf; WHEN => cntout[]=cnte[]; selout[]=B"0100"; dotout=dote; WHEN => cntout[]=(B"0",cntd[]); selout[]=B"0010"; dotout=dotd; WHen => cntout[]=cntc[]; selout[]=B"0001"; dotout=dotc; END CASE; 36 & (cntf[]==2 & cnte[]==3 # TABLE cntout[] => segout[]; H"0" => B"1111110"; H"1" => B"0110000"; H"2" => B"1101101"; H"3" => B"1111001"; H"4" => B"0110011"; H"5" => B"1011011"; H"6" => B"1011111"; H"7" => B"1110000"; H"8" => B"1111111"; H"9" => B"1111011"; END TABLE; CASE dbpuls[] IS WHEN B"00" => IF(divcnt[19]) THEN dbpuls[]=B"01"; ELSE dbpuls[]=B"00"; END IF; WHEN B"01" => dbpuls[]=B"10"; WHEN B"10" => IF(!divcnt[19]) THEN dbpuls[]=B"00"; ELSE dbpuls[]=B"10"; END IF; END CASE; CASE stka[] IS WHEN B"00" => IF(btna & dbpuls[0]) THEN stka[]=B"01"; ELSE stka[]=B"00"; END IF; WHEN B"01" => stka[]=B"10"; WHEN B"10" => IF(!btna & dbpuls[0]) THEN stka[]=B"00"; ELSE stka[]=B"10"; 37 END IF; WHEN B"11" => stka[]=B"00"; END CASE; CASE stkb[] IS WHEN B"00" => IF(btnb & dbpuls[0]) THEN stkb[]=B"01"; ELSE stkb[]=B"00"; END IF; WHEN B"01" => stkb[]=B"10"; WHEN B"10" => IF(!btnb & dbpuls[0]) THEN stkb[]=B"00"; ELSE stkb[]=B"10"; END IF; WHEN B"11" => stkb[]=B"00"; END CASE; CASE stmode[] IS WHEN B"00" => (dotd,dote)=(divcnt[24],divcnt[24]); %(dotc,dotf)=(!divcnt[24],!divcnt[24]);% IF(stka[0]==1) THEN stmode[1]=VCC; ELSE stmode[1]=GND; END IF; WHEN B"1X" => (dotf,dote)=(divcnt[24],divcnt[24]); (dotd,dotc)=(GND,GND); IF(stka[0]==1) THEN stmode[]=B"01"; ELSE stmode[]=B"10"; END IF; WHEN B"X1" => (dotd,dotc)=(divcnt[24],divcnt[24]); (dotf,dote)=(GND,GND); IF(stka[0]==1) THEN 38 stmode[0]=B"0"; ELSE stmode[0]=B"1"; END IF; END CASE; END; Bƣớc 5: Lƣu dự án: trỏ chuột vào File => Save, hộp thoại nhấn OK Hình 3.6 Lƣu lại tệp dh_24h Bƣớc 6: Chọn thiết bị: trỏ chuột vào Assign chọn Device, chọn máy theo hình 3.7a nhấn OK Hình 3.7a Chọn máy 39 Tiếp tục vào Assign => Global Project Dvice Option, chọn theo hình3.7b nhấn OK Hình 3.7b.Chọn thơng số máy Tiếp tục vào Assign => Global Project Logic Synthesis, chọn theo hình3.7c nhấn OK Hình 3.7c Chọn thông số máy 40 Bƣớc 7: Lƣu kiểm tra lỗi: trỏ chuột vào File => Project => Save & Check Hình 3.8a Lƣu kiểm tra lỗi Một hộp thoại báo lƣu kiểm tra thành công khơng có lỗi cảnh báo nào, nhấn OK để tiếp tục Hình 3.8b Hộp thoại kiểm tra lỗi Bƣớc 8: Gán cổng vào/ra cho chip điều khiển: trỏ chuột trái tới MAX plus II chọn Floorplan Editor gán cổng vào/ra theo chân chip tƣơng ứng 41 Hình 3.9 Gán cổng vào/ra cho chip điều khiển Bƣớc 9: Kiểm tra cổng kết nối: trỏ chuột trái vào File =>Project => Save & Compile Hình 3.10a Biên dịch lƣu dự án Một hộp thoại nhƣ hình 3.10b thơng báo q trình biên dịch không phát thấy lỗi , nhấn OK để tiếp tục 42 Hình 3.10b Hộp thoại kiểm tra biên dịch Hồn thành q trình thiết kế đồng hồ kỹ thuật số 24h 3.2 Kết nối phần cứng CIC – 310 Bƣớc 1: Khởi động thiết bị, cắm cable mở phần mềm CPLDEXP – Sinosoinc Bƣớc 2: Chọn cổng kết nối phần mềm nạp code Hình 3.11.Chọn cổng kết nối Bƣớc 3: Tìm đến đƣờng dẫn tệp code dh_24h Hình 3.12.Đƣờng dẫn file dh_24h 43 Bƣớc 4: Nạp code cho thiết bị: Bấm “add” để thêm code cho thiết bị, sau bấm “Config” để kích hoạt code Hình 3.13 Nạp code cho thiết bị 3.3 Kết thiết kế đồng hồ kỹ thuật số 24 FPGA Kết thu đƣợc sau kết nối thành cơng: Hình 3.14 Kết thực đồng hồ kỹ thuật số Có thể điều chỉnh thời gian công tắc S1-1 S2-2 nhƣ sau: - Bật tắt cơng tắc S1-1 để chọn vị trí chỉnh phút Hình 3.15 Bật tắt cơng tắc S1-1 để chọn vị trí chỉnh phút 44 - Bật tắt công tắc S2-2 để chỉnh số số phút đƣợc chọn lên đơn vị Hình 3.16.Bật tắt công tắc S2-2 để chỉnh số phút Khi đồng hồ thị 23h59’thì sau phút đồng hồ nhảy 00h00’ => đồng hồ 24 Hình 3.17.Kết thị với đồng hồ kỹ thuật số 24 Nhận xét: Từ kết sau thực mô ta thấy đƣợc kết thực nghiệm với đồng hồ 24 thực tế 45 KẾT LUẬN Đến thực đƣợc mục tiêu đề thiết kế thử nghiệm đƣợc đồng hồ kĩ thuật số 24 FPGA có tính năng: -Hiện thị đƣợc giờ, phút -Có khả điều chỉnh đƣợc giờ, phút -Hiện thị dạng số thực Tồn tại: -Chƣa có chức thị ngày, tháng, năm -Các hình thức thị chƣa phong phú, có định dạng 24 Hƣớng phát triển: -Mở rộng thêm tính thị ngày, tháng, năm -Có thêm nhiều hình thức thị hơn, chẳng hạn thị dạng AM, PM, thị đƣợc dƣới dạng text Trình độ kinh nghiệm chƣa cao nên gặp số lỗi trình thực Khả áp dụng thực tế chƣa cao dụng cụ thực đắt 46 DANH MỤC TÀI LIỆU THAM KHẢO Trần Thị Thúy Hà (2006), Điện tử số, Học viện cơng nghệ bƣu viễn thông Nguyễn Kim Giao (2006), Kỹ thuật điện tử số, Nhà xuất Đại học Quốc gia Hà Nội Nguyễn Thúy Vân (2004), Kỹ thuật số, Nhà xuất Khoa học kỹ thuật Lý Thanh thuận (2000), Sổ tay lập trình VHDL, Tài liệu mạng Hướng dẫn sử dụng phần mềm MAX + Plus II, tài liệu internet Hướng dẫn sử dụng hệ thống phát triển CIC-310, tài liệu internet https://voer.edu.vn http://www.tailieu.vn http://documents.tips 47 ... để chỉnh số phút 45 Hình 3.17.Kết thị với đồng hồ kỹ thuật số 24 45 CHƢƠNG 1: CƠ SỞ LÝ THUYẾT Để thực việc thiết kế thử nghiệm đồng hồ kỹ thuật số 24 FPGA ta cần tìm hiểu số mạch logic... hoạt code Hình 3.13 Nạp code cho thiết bị 3.3 Kết thiết kế đồng hồ kỹ thuật số 24 FPGA Kết thu đƣợc sau kết nối thành cơng: Hình 3.14 Kết thực đồng hồ kỹ thuật số Có thể điều chỉnh thời gian công... kỹ thuật số 24 Nhận xét: Từ kết sau thực mô ta thấy đƣợc kết thực nghiệm với đồng hồ 24 thực tế 45 KẾT LUẬN Đến thực đƣợc mục tiêu đề thiết kế thử nghiệm đƣợc đồng hồ kĩ thuật số 24 FPGA có tính