BỘ GIÁO DỤC VÀ ĐÀO TẠO VIỆN HÀN LÂM KHOA HỌC VÀ CÔNG NGHỆ VIỆT NAM HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ - Nguyễn Văn Hào NGHIÊN CỨU ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN TỚI ĐẶC TÍNH ĐIỆN CỦA TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU TRÚC LƯỠNG CỔNG LUẬN VĂN THẠC SĨ VẬT LÝ Khánh Hòa – 2020 BỘ GIÁO DỤC VÀ ĐÀO TẠO VIỆN HÀN LÂM KHOA HỌC VÀ CÔNG NGHỆ VIỆT NAM HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ - Nguyễn Văn Hào NGHIÊN CỨU ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN TỚI ĐẶC TÍNH ĐIỆN CỦA TRANSISTOR HIỆU ỨNG TRƯỜNG XUN HẦM CĨ CẤU TRÚC LƯỠNG CỔNG Chuyên ngành: Vật lý kỹ thuật Mã số: 8520401 LUẬN VĂN THẠC SĨ VẬT LÝ CÁN BỘ HƯỚNG DẪN KHOA HỌC: PGS.TS Nguyễn Đăng Chiến Khánh Hịa – 2020 Lời cam đoan Tơi cam đoan cơng trình nghiên cứu tơi hướng dẫn thầy PGS TS Nguyễn Đăng Chiến Những kết nghiên cứu người khác số liệu trích dẫn luận văn thích đầy đủ Tơi hồn tồn chịu trách nhiệm trước Học viện cam đoan Khánh Hòa, tháng năm 2020 Tác giả Nguyễn Văn Hào Lời cảm ơn Trước hết, em xin gửi tới thầy cô Viện hàn lâm khoa học công nghệ Việt Nam, Học viện khoa học công nghệ, Viện nghiên cứu ứng dụng công nghệ Nha Trang lời cảm ơn chân thành Trải qua hai năm học tập Viện, thầy cô truyền đạt cho em nhiều kiến thức Em xin bày tỏ lòng biết ơn chân thành sâu sắc đến thầy PGS.TS Nguyễn Đăng Chiến trực tiếp hướng dẫn luận văn em Thầy tận tình hướng dẫn, giúp đỡ động viên em suốt trình nghiên cứu Sự hiểu biết sâu rộng khoa học kinh nghiệm thầy tiền đề giúp em hồn thành luận văn tốt nghiệp cách tốt Em xin gửi lời biết ơn sâu sắc đến gia đình, bè bạn đồng nghiệp giúp đỡ em nhiều suốt trình học tập thực luận văn Cảm ơn bạn học viên lớp cao học Vật lý kỹ thuật PHY18 Nha Trang trao đổi, học tập kiến thức kinh nghiệm quý báu suốt thời gian qua Khánh Hòa, tháng năm 2020 Tác giả Nguyễn Văn Hào Bảng danh mục chữ viết tắt Chữ viết tắt BTBT CMOS DG-TFET Tiếng Anh Band-to-Band Tunneling Complementary MetalOxide-Semiconductor Tiếng Việt Xuyên hầm qua vùng cấm Công nghệ MOS Double Gate TFET TFET cấu trúc lưỡng cổng Energy Bandgap Độ rộng vùng cấm FD SOI Fully Depleted SOI Cấu trúc SOI suy giảm hoàn toàn Fin-FET Fin field-effect transistor Transistor vây hiệu ứng trường Hetero Gate-Dielectric Điện môi cực cổng dị chất IC Integrated Circuit Mạch tích hợp Lg Channel Length Chiều dài kênh Metal-Oxide-Semiconductor Field-Effect Transistor Transistor hiệu ứng trường kim loại-ôxit-bán dẫn Partially Depleted SOI Cấu trúc SOI suy giảm phần QCE Quantized confinement effect Hiệu ứng giam giữ lượng tử SCE Short-Channel Effect Hiệu ứng kênh ngắn Single Gate TFET TFET cấu trúc đơn cổng Eg HGD MOSFET PD SOI SG-TFET SOI Silicon On Insulator Silicon lớp cách điện SS Subthreshold Swing Độ dốc ngưỡng Tb Body thickness Độ dày thân TFET Tunel Field-Effect Transistor Transistor hiệu ứng trường xuyên hầm UGD Unifrom Gate-Dielectric Điện môi cực cổng đồng chất VDD Power Supply Voltage Điện áp nguồn cấp Vgs Gate-to-Source Voltage Hiệu điện cổng nguồn Xdh Drain-side dielectric heterojunction Vị trí chuyển tiếp dị cấu trúc phía máng Xsh Source-side dielectric heterojunction Vị trí chuyển tiếp dị cấu trúc phía nguồn Danh mục hình vẽ Hình 1.1 Cấu trúc linh kiện (a) SOI MOS (b) Fin-FET Hình 1.2 Cấu trúc linh kiện MOSFET đơn cổng tương ứng với (a) loại n (b) loại p 12 Hình 1.3 Sơ đồ vùng lượng MOSFET (a) trạng thái MỞ (b) trạng thái TẮT 14 Hình 1.4 Cấu trúc linh kiện TFET đơn cổng tương ứng với (a) loại n (b) loại p 16 Hình 1.5 Sơ đồ vùng lượng TFET loại n trạng thái TẮT trạng thái MỞ 13 Hình 1.6 Sơ đồ vùng lượng TFET loại p trạng thái TẮT trạng thái MỞ 14 Hình 2.1 Hố hữu hạn chiều 23 Hình 2.2 Sơ đồ lượng xuyên hầm qua vùng cấm electron hóa trị sang vùng dẫn chuyển tiếp p-i-n phân cực ngược mơ hình điện trường 26 Hình 2.3 Sơ đồ lượng điện tử gần mức Fermi bán dẫn có (a) vùng cấm trực tiếp (b) bán dẫn có vùng cấm gián tiếp 27 Hình 2.4 Thiết lập vấn đề đường hầm chung cho hàng rào tiềm hình chữ nhật 29 Hình 2.5 Hình dạng rào cản tiềm tùy ý V(x) 30 Hình 3.1 (a) Cấu trúc DG-TFET (b) Đặc tính dịng-thế Si DG-TFET 45 Hình 3.2 Giản đồ lượng trạng thái tắt mở Si DG-TFET… 46 Hình 3.3 Đặc tính dịng-thế với giá trị chiều dài kênh khác cấu trúc TFETs (a) đơn cổng (b) lưỡng cổng 47 Hình 3.4 (a) Giản đồ lượng trạng thái tắt cấu trúc Si TFET đơn cổng lưỡng cổng, (b) Tốc độ BTBT cấu trúc Si TFET đơn cổng lưỡng cổng 48 Hình 3.5 Đặc tính dịng-thế SG DG-TFET với độ dày thân khác ……………………………………………………………………………….50 Hình 3.6 Sự phụ thuộc dịng mở mật độ dòng mở vào độ dày thân Si DG-TFET 51 Hình 3.7 (a) Sự phụ thuộc điện khởi động (b) độ rộng xuyên hầm vào độ dày thân Si DG-TFET………………………………………… 52 Hình 3.8 (a) Phác thảo vùng lượng theo phương thẳng đứng (b) ảnh hưởng vùng cấm hiệu dụng vào độ dày thân Si DG-TFET 54 Hình 3.9 Sự phụ thuộc dòng mở mật độ dòng mở vào độ dày thân DG-TFET 55 Hình 3.10 (a) Sự phụ thuộc độ rộng rào cản xuyên hầm vào độ dày thân In0.53Ga0.47As DG-TFET; (b) Tốc độ xuyên hầm trạng thái mở Si In0.53Ga0.47As DG-TFET xét đến QCE…………………………………57 Hình 3.11 (a) Sự phụ thuộc dịng mở (b) mật độ dòng mở vào độ dày thân In0.53Ga0.47As DG-TFET với giá trị số điện mơi cổng khác nhau.……………………………………………………………………… 58 Hình 3.12 Sự phụ thuộc giới hạn độ dày thân vào giá trị số điện mơi cực cổng k DG-TFET………………………………………….…60 Hình 3.13 (a) Cấu trúc DG-TFET điện môi cực cổng dị chất; (b) Đặc tính dịng-thế TFETs với điện mơi cổng đồng chất dị……………….61 Hình 3.14 Giản đồ lượng DG-TFET với cấu trúc điện môi cổng đồng chất dị chất (a) trạng thái tắt (b) trạng thái mở………………62 Hình 3.15 Mối liên hệ dịng mở vị trí chuyển tiếp dị chất phía nguồn (Xsh) HGD-DG TFET có độ dày thân bán dẫn khác (Tb); (b) Vùng cấm hiệu dụng In0.53Ga0.47As HGD-DG TFET hàm bề dày màng …………………………………………………………………64 Hình 3.16 (a) Mối liên hệ vị trí Xsh tối ưu (b) tăng cường dịng mở chuyển tiếp dị chất phía nguồn vào bề dày màng HGD-DG TFET ………………………………………………………………………… .66 Hình 3.17 Sự phụ thuộc (a) vị trí Xsh tối ưu (b) giá trị dòng mở tăng cường chuyển tiếp dị chất phía nguồn vào độ dày thân HGDDG TFET………………………………………………………………… 67 Hình 3.18 (a) Sự phụ thuộc giá trị dòng mở tăng cường Xdh tối ưu vào độ dày thân HGD-DG TFET; (b) Giản đồ lượng trạng thái khởi động HGD-DG TFET với hai độ dày thân khác 69 MỤC LỤC MỤC LỤC MỞ ĐẦU CHƯƠNG 1: TỔNG QUAN TÀI LIỆU 1.1 SỰ PHÁT TRIỂN VỀ CẤU TRÚC CỦA TRANSISTOR 1.2 SƠ LƯỢC VỀ MOSFET 10 1.3 TẠI SAO PHẢI LÀ TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM 15 CHƯƠNG 2: LÝ THUYẾT VÀ PHƯƠNG PHÁP MÔ PHỎNG 22 2.1 BÀI TOÁN CHUYỂN ĐỘNG CỦA HẠT TRONG HỐ THẾ HỮU HẠN 22 2.2 LÝ THUYẾT XUYÊN HẦM QUA VÙNG CẤM 25 2.2.1 Cơ chế xuyên hầm qua vùng cấm 25 2.2.2 Mơ hình bán cổ điển WKB 29 2.2.3 Mô hình xuyên hầm hai kênh Kane 32 2.3 PHƯƠNG PHÁP MÔ PHỎNG HAI CHIỀU 39 CHƯƠNG 3: KẾT QUẢ VÀ THẢO LUẬN 43 3.1 CẤU TRÚC LINH KIỆN VÀ HOẠT ĐỘNG 44 3.1.1 Cấu trúc chế tắt mở linh kiện 44 3.1.2 Đặc tính điện cấu trúc Si SG-TFET DG-TFET 46 3.2 ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN 49 3.3 THIẾT KẾ ĐỘ DÀY THÂN PHỤ THUỘC VÀO VẬT LIỆU 56 3.4 THIẾT KẾ ĐỘ DÀY THÂN PHỤ THUỘC HẰNG SỐ ĐIỆN MÔI CỰC CỔNG 59 3.5 THIẾT KẾ CẤU TRÚC ĐIỆN MÔI CỰC CỔNG DỊ CHẤT PHỤ THUỘC VÀO ĐỘ DÀY THÂN 60 3.5.1 Cấu trúc linh kiện hoạt động 60 3.5.2 Chuyển tiếp dị chất phía nguồn 65 64 50 Xdh = 50 nm HGD-DG TFETs On-Current (A/m) 40 Film Thickness: Ts = 50, 20, 10, 8, nm 30 20 10 Vgs  Vonset = Vds = 0.6 V (a) -10 -8 -6 -4 -2 Xsh (nm) Effective Bandgap (eV) 1.2 HGD-DG TFETs 1.1 1.0 Film Semiconductor: In0.53Ga0.47As 0.9 0.8 0.7 (b) 0.6 10 20 30 40 50 60 70 80 90 100 Film Thickness (nm) Hình 3.15 (a) Mối liên hệ dịng mở vị trí chuyển tiếp dị chất phía nguồn (Xsh) HGD-DG TFET có độ dày thân bán dẫn khác (Tb); (b) Vùng cấm hiệu dụng In0.53Ga0.47As HGD-DG TFET hàm độ dày thân xứ dẫn đến biến đổi gián đoạn chiều rộng rào xun hầm Chính mà độ dốc ngưỡng HGD-DG TFET nhỏ so với 65 UGD-DG TFET 3.5.2 Chuyển tiếp dị chất phía nguồn Cơ chế vai trị chuyển tiếp nguồn-kênh máng-kênh không giống Do đó, việc nghiên cứu ảnh hưởng độ dày thân khu vực cần phải xem xét riêng Trước hết, nghiên cứu ảnh hưởng độ dày thân lên thiết kế chuyển tiếp dị chất phía nguồn Hình 3.15 (a) mơ tả mối liên hệ dịng mở vị trí chuyển tiếp dị chất phía nguồn (Xsh) HGD-DG TFET có độ dày thân bán dẫn khác (Tb) Để giảm dịng rị việc sử dụng vật liệu high-k phải giữ vị trí đủ để cách xa máng Chính vậy, khảo sát này, vị trí Xdh cố định 50 nm, độ dày thân bán dẫn thay đổi theo giá trị từ 50 nm đến nm Hình 3.15 (a) thể hiện, dịng mở đạt cực đại lân cận Xsh = nm với giá trị độ dày thân Bởi vì, Xsh = nm liên kết cổng-nguồn yếu liên kết cổng vùng kênh phía nguồn tối đa hóa Ngồi ra, dịng mở giảm độ dày màng giảm Dòng mở giảm đáng kể độ dày mỏng 10 nm Dòng mở giảm hiệu ứng giam giữ lượng tử gây tăng vùng cấm hiệu dụng In0.53Ga0.47As dựa vào sơ đồ hình 3.15 (b) Vùng cấm hiệu dụng tăng lên nhanh chóng với việc giảm độ dày thân 10nm Để khảo sát ảnh hưởng độ dày thân đến Xsh tối ưu giá trị dòng mở tăng cường HGD-DG TFET ta quan sát đồ thị hình 3.16 Trong khảo sát này, vị trí Xdh cố định 50 nm Khi Tb  10 nm, Xsh tối ưu 0,25 nm Tuy nhiên, so sánh với vị trí Xsh = dịng mở tối đa cao 1% Khi Tb < 10 nm, Xsh tối ưu tăng phía chiều dương Dịng mở Xsh tối ưu lớn so với Xsh= 6%, độ dày nm Hình 3.16 (b) mơ tả phụ thuộc việc tăng cường dòng điện mở Xsh tối ưu vào độ dày thân Giá trị dòng mở tăng cường giảm nhẹ thu nhỏ độ dày thân 50 nm Sự tăng dòng điện mở màng mỏng 6nm nhỏ so với màng dày (Tb ≥ 50 nm) khoảng 23% Dòng mở giảm Tb < 50 nm gia tăng liên kết hai cổng thân linh kiện mỏng Như vậy, liên kết hai cổng cao khó khăn việc 66 2.0 HGD-DG TFETs Optimal Xsh (nm) 1.5 1.0 Xdh = 50 nm 0.5 0.0 (a) -0.5 10 20 30 40 50 60 70 80 90 100 80 90 100 On-Current Enhancement (A/m) Film Thickness (nm) 45 40 HGD-DG TFETs 35 30 Xdh = 50 nm 25 20 15 10 (b) 10 20 30 40 50 60 70 Film Thickness (nm) Hình 3.16 (a) Mối liên hệ vị trí Xsh tối ưu (b) tăng cường dòng mở chuyển tiếp dị chất phía nguồn vào bề dày màng HGD-DG TFET điều chỉnh biên dạng vùng chuyển tiếp nguồn-kênh sử dụng kỹ thuật chuyển tiếp dị chất phía nguồn 67 2.0 HGD-DG TFETs Optimal Xsh (nm) 1.5 1.0 Xdh = 50 nm 0.5 0.0 (a) -0.5 10 20 30 40 50 60 70 80 90 100 80 90 100 On-Current Enhancement (A/m) Film Thickness (nm) 45 40 HGD-DG TFETs 35 30 Xdh = 50 nm 25 20 15 10 (b) 10 20 30 40 50 60 70 Film Thickness (nm) Hình 3.17 Sự phụ thuộc (a) vị trí Xsh tối ưu (b) giá trị dòng mở tăng cường chuyển tiếp dị chất phía nguồn vào độ dày thân HGDDG TFET 3.5.3 Chuyển tiếp dị chất phía máng Thiết kế chuyển tiếp dị chất phía nguồn độc lập với thiết kế chuyển tiếp dị chất phía máng Trong đó, thiết kế chuyển tiếp dị chất phía máng lại 68 phụ thuộc vào thiết kế dị chất phía nguồn Sự phụ thuộc nghiên cứu mục Trong mục này, giá trị tối ưu Xsh xác định phần áp dụng nghiên cứu thiết kế chuyển tiếp dị chất phía máng Để nghiên cứu ảnh hưởng độ dày thân lên thiết kế chuyển tiếp dị chất phía máng, hình 3.17 (a) thể đồ thị biểu diễn phụ thuộc dịng mở vào vị trí Xdh linh kiện có độ dày thân khác hình 3.17 (b) hiển thị phụ thuộc Xdh tối ưu vào độ dày thân HGD-DG TFET Đối với độ dày thân, dòng mở đạt cực đại Xdh khoảng 8-9 nm giá trị cực đại dòng mở giảm độ dày thân giảm Tuy nhiên, với độ dày thân nm giá trị cực đại dịng mở nhỏ Ngồi ra, với Xdh < nm dịng mở tăng Xdh tăng Nhưng Xdh > nm dịng mở giảm dần bão hòa Xdh > 20 nm Mặt khác, dòng mở giảm độ dày thân giảm vị trí Xdh Sự tăng cường dòng mở kết gián tiếp việc giảm độ dốc ngưỡng hình thành giếng định xứ gần chuyển tiếp nguồn-kênh Hình 3.17 (b) cho thấy, Xdh tối ưu tăng từ 7,5 đến 9,25 nm giảm độ dày thân từ 70 xuống 20 nm Xdh tối ưu không thay đổi độ dày thân nhỏ 20 nm lớn 70 nm Sự tăng Xdh tối ưu gia tăng liên kết hai cổng độ dày thân giảm Nhưng độ dày thân nhỏ 20 nm độ dốc ngưỡng bão hịa nên Xdh tối ưu khơng tiếp tục tăng Hình 3.18 (a) hiển thị phụ thuộc giá trị dòng mở tăng cường vào độ dày thân HDG-DG TFET Sự tăng cường dịng mở lớn khơng đổi Tb ≥ 70 nm bắt đầu giảm thu nhỏ độ dày thân 70 nm Ngoài so sánh đồ thị hình 3.18 (a) 3.16 (b) ta thấy, độ dày thân lớn khoảng 22 nm giá trị dịng mở tăng cường X dh tối ưu lớn Xsh tối ưu Tuy nhiên, độ dày thân nhỏ khoảng 22 nm giá trị dịng mở tăng cường Xsh tối ưu lại lớn Xdh tối ưu Đặc biệt, vai trò Xdh tối ưu việc tăng cường dòng mở hạn chế độ dày thân thu nhỏ 10 nm Để hiểu giảm mạnh dòng mở giảm độ dày thân, giản đồ lượng trạng thái khởi động HGD-DG TFET với hai độ dày thân khác hiển thị hình 3.18 (b) Quan sát hình 3.18 (b) ta thấy, độ rộng rào xuyên hầm On-Current Enhancement (A/m) 69 45 (a) 40 35 30 25 Optimal Xsh used 20 15 10 HGD-DG TFETs 0 10 20 30 40 50 60 70 80 90 100 Film Thickness (nm) 0.9 HGD-DG TFETs Electron Energy (eV) 0.6 Source Onset-State 0.3 0.0 -0.3 Tunnel Width Film Thickness: Channel : Ts = 50 nm : Ts = 10 nm -0.6 (b) -0.9 -20 -15 -10 -5 10 15 20 25 30 Distance to Source (nm) Hình 3.18 (a) Sự phụ thuộc giá trị dịng mở tăng cường Xdh tối ưu vào độ dày thân HGD-DG TFET; (b) Giản đồ lượng trạng thái khởi động HGD-DG TFET với hai độ dày thân khác HGD-DG TFET có Tb = 10 nm lớn nên dòng mở tăng cường nhỏ so với HGD-DG TFET có Tb = 50 nm Bởi vì, linh kiện có Tb = 10 nm giếng định xứ khơng hình thành chuyển tiếp nguồnkênh Đối với kỹ thuật chuyển tiếp dị chất phía máng, dịng mở tăng 70 cường gián tiếp cách giảm độ dốc ngưỡng Như vậy, việc xem xét phụ thuộc vai trị thiết kế cấu trúc điện mơi cực cổng dị chất thay đổi độ dày thân bán dẫn DG-TFET quan trọng 71 KẾT LUẬN VÀ KIẾN NGHỊ Luận văn nghiên cứu ảnh hưởng độ dày thân linh kiện tới dòng mở TFET lưỡng cổng - Khi độ dày thân nhỏ 10nm, hiệu ứng giam giữ lượng tử nên dòng mở giảm nghiêm trọng tiếp tục giảm độ dày thân - Dòng mở tăng cường sử dụng vật liệu bán dẫn In0.53Ga0.47As có vùng cấm thấp - Giới hạn độ dày thân vật liệu bán dẫn lớn sử dụng vật liệu cổng có số điện mơi cao - Vị trí tối ưu chuyển tiếp dị chất phía nguồn gần khơng phụ thuộc vào độ dày màng bán dẫn Trong đó, vị trí tối ưu chuyển tiếp dị chất phía máng 7,5 nm màng dày 70 nm 9,25 nm màng mỏng 20 nm Ngoài tham số nghiên cứu luận văn, ảnh hưởng độ dày thân phụ thuộc vào tham số vật lý khác EOT, pha tạp thân, nguồn, cấu trúc nguồn đối xứng, khơng đối xứng…Vì vậy, ảnh hưởng độ dày thân cần phải nghiên cứu kĩ 72 DANG MỤC CƠNG TRÌNH CỦA TÁC GIẢ Nguyen Dang Chien, Nguyen Van Hao, Le Van Tung, Chun-Hsing Shih, “Semiconductor Thickness Dependent Design of Hetero-Gate Dielectrics in Double-Gate TFETs,” 2020 IEEE 8th International Conference on Communications and Electronics (ICCE), Full-Paper Accepted (The proceedings of ICCE-2020 is indexed by SCOPUS and listed in Conference Proceeding Citation Index (CPCI) of Clarivate) 73 TÀI LIỆU THAM KHẢO [1] Rajeev Ranjan, Mallikarjunarao, Pradhan K P and Sahu P K., 2016, A comprehensive investigation of silicon film thickness (TSI) of nanoscale DG TFET for low power applications, Nanoscience and Nanotechnology, 7, pp.7 [2] Flandre D., Ferreira L F., Jesper P G A, Colinge J P., 1994, Modelling and application of fully depleted SOI MOSFETs for low voltage, low power analogue CMOS circuits, Solid-State Electronics, vol 39, issue 4, pp 455-460 [3] Shi-ichi Takagi, Tomoshisa Mizuno, Tsutomu Tezuka, Naoharu Sugiyama, Toshinori Numata, Koji Usuda, Yoshihiko Moriyama, Shu Nakaharai, Junji Koga, Akihito Tanabe, Tatsuro Maeda, 2004, Fabrication and device characteristic of strained-Si-on-insulator (strained-SOI) CMOS, Applied Surface Science, vol 224, issues 1-4, pp 241-247 [4] Ghibaudo G., Pananakakis G., 2018, Analytical expressions for subthreshold swing in FD SOI structures, Solid-State Electronics, vol 149, pp 57-61 [5] Rituraj Singh Rathre, Ashwani, K Rana, 2017, Investigation of metalgate work-function variability in Fin-FET structure and implications for SRAM cell design, Superlattices and Microstructure, vol 110, pp 6881 [6] Mayur Bhole, Aditya Kurude, Sagar Pawar, 2013, Fin-FET- Benefits, Drawbacks and Challenges, International Journal of Engineering Sciences & research Technology, pp 3219-3222 [7] Serena Rollo, Dipti Rani, Wouter Olthuis, Cesar Pascual Garcia, 2020, High performance Fin-FET electrochemical sensor with high-k dielectric materials, Sensors and Actuators B: Chemical, vol 303 [8] Rinku Rani Das, Santanu Maity, Deboraj Muchhary, chandan Tilak Bhunia, 2017, Temperature dependent study of Fin-FET drain current through optimization of controlling gate parameters and dielectric material, Superlattices and Microstructure, vol 103, pp 262-269 [9] Yang X and Mohanram K, 2011, Robust 6T Si tunneling transistor SRAM design, Automation and Test in Europe, pp 1-6 [10] PGS.TS Dinh Sy Hien, 2007, Linh kien ban dan, Dai hoc quoc gia TP Ho Chi Minh, Ho Chi Minh 74 [11] Sneh Saurabh and Mamidala Jagadesh Kumar, 2017, Fundamentals of Tunnel-Field-Effect Transistor, Taylor & Francis Group, Boca Raton, London, New York [12] Seabaugh A C and Zhang Q., 2010, Low-voltage tunnel transistors for beyond CMOS logic, Proceedings of the IEEE, pp 2095-2110 [13] Kumar M J., Maheedhar M., and Varma P P., 2015, Bipolar I-MOS: An impact-ionization MOS with reduced operating voltage using the open-base BJT configuration, IEE Transactions on Electron Devices, vol 57, pp 4345-4348 [14] Lu H and Seabaugh A., 2014, Tunnel field-effect transistors: State-ofthe-art, IEEE Journal of the Electron Devices Society, vol 2, pp 44-49 [15] Shakil Mahmud Body and Rafiqul Islam Md., MoS2 Based TFET: Study on Channel Thickness Dependent Performance, Department of Electical and Electronic Engineering, Khulna Unversity of Engineering & Technology Khulna-9203, Bangladesh [16] Koswatta Siyuranga O., Lundstrom Mark S and Nikonov Dmitri E., 2009, Performance Comparison Between p-i-n Tunneling Transistors and Coventionl MOSFETs, IEEE Transactions On Electron Devices, vol 56, no 3, pp 456-465 [17] Woo Young Choi, Byung-Gook Park, Jong Duk Lee and Tsu-Jae King Liu, 2007, Tunneling Field-Effect Transistor (TFETs) With Subthreshold Swing (SS) Less Than 60mV/dec, IEEE Electron Devices Letters, vol 28, no 8, pp 753-745 [18] Baba T., Proposal for Surface Tunnel Transistor, Jpn J Appl Phys 31(4B), L455-L457 [19] Asathy M., Nith M B., and Rama K., Comparison of a 30nm Tunnel Field Effect Transistor and CMOS Inverter Characteristics, 3rd International Conference on Advances in Computing and Communications, pp 149-152 [20] Wang P.F., Hilsenbeck K., Nirschl Th., Oswald M., Stepper Ch., Weis M., Schmitt Landsiedel D., Hansch W., Complementary tunneling transistor for low power application, Solid-State Electronics, vol 48, issue 12, 2004, pp 2281-2286 [21] Kathy Boucart, Adrian Mihai Ionescu, Double Gate Tunnel FET with ultrathin silicon body and hing-k gate dielectric, Electronics 75 [22] [23] [24] [25] [26] [27] [28] [29] [30] Laboratory (LEG), Institute of Technology Lausanne (EPFL), Lausanne, Switzerland Kathy Boucart, Adrian Mihai Ionescu, 2007, Double-Gate Tunnel FET With High-k Gate Dielectric, IEEE Transactions On Electron Devices, vol 54, no 7, pp 1725-1733 Qin Zhang, Wei zhao, Student Menber, and Alan Seabaugh, Fellow, 2006, Low-Subthreshold-Swing tunnel Transistors, IEEE Electron Devices Letters, vol 27, no 4, pp 297-300 Prateek Jain, Priyank Rastogi, Chandan Yadav, Amit Agarwal, and Yogesh Singh Chauhan, 2017, Band-to-band tunneling in Г valley for Ge source lateral tunnel field effect transistor: Thickness scaling, Journal of Applied Physics, vol 122, 014502 Eng-Huat Toh, Grace Huiqi Wang, Ganesh Samudra, and Yee-China Yeo, 2008, Device physics and design of germanium tunneling fieldeffect transistor with source and drain engineering for low power and high performance applications, Journal oj Apllied physics, vol 103, 104504 Eng-Huat Toh, Grace Huiqi Wang, Ganesh Samudra, and Yee-China Yeo, 2007, Device physics and design of double-gate tunneling fieldeffect transistors by silicon film thickness optimization, Applied physics Letters, vol 90,no 26, pp 263507-263507-3 Chun-Hsing Shih and Nguyen Dang Chien, 2014, Design and modeling of Line-Tunneling Field-Effect Transistors Using Low-Bandgap Semiconductors, IEEE Transactions On Electron Devices, vol 61, no 6, pp 1907-1913 Nayfeh Osama M., Hoyt Judy L., and Antoniadis Dimitri A., 2009, Strained-Si1-xGex/Si Band-to-Band Tunneling Transistors: Impact of Tunnel-Junction Germanium Composition and Doping Concentration on Switching Behavior, IEEE Transactions On Electron Devices, vol 56, no 10, pp 2264-2269 Kathy Boucart, Adrian Mihai Ionescu, 2007, Length scaling of the Double Gate Tunnel FET with a high-K gate dielectric, Swiss Fderal Institute of Technology Lausanne (EPFL), CH-1015 Lausanne, Switzerland, pp 1500-1507 Marie Garcia Bardon, Neves Herc P., Robert Puers, and Chris Van Hoof, 2010, Pesudo-Two- Dimensional Model for Double-Gate Tunnel 76 [31] [32] [33] [34] [35] [36] [37] [38] [39] FETs Considering the Junctinos Depletion regions, IEEE Transactions on electron devices, vol 57, no 4, pp 827-834 Chen Fan W., Hesameddin IIatikhameneh, Ameen Tarek A., Gerhard Klimeck, and Rajib Rahman, 2017, Thickness Engineered Tunnel Field-Effect Transistors Based on Phosphorene, IEEE Electron Devices Letters, vol 38, no 1, pp 130-133 Chin-Yi Chen, Ameen Tarek A., Hesameddin Ilatikhameneh, Rajib Rahman, Gerhard Klimeck, Joerg Appenzeller, Channel thickness optimization for ultra thin and 2D chemically doped TFETs, pp 1-6 Nguyen Dang Chien, Chun-Hsing Shih, 2017, Oxide thicknessdependent effects of source doping profile on the performance of single- and double- gate tunnel field- effect transistors, Superlattices and Microstructures, vol 102, pp 284-299 Sung Hwan Kim, Zachery Jacobson A., and Tsu-Jae King Liu, 2010, Impact of Body Doping and Thickness on the Performance of Germanium-Source TFETs, IEEE Transactions On Electron Devices, vol 57, no 7, pp 1710-1713 Samia Safa, Samantha Lubaba Noor, and Md Ziaur Rahman Khan, 2016, Triple Material Double Gate TFET with Optimized Si Film Thickness, 2016 3rd International Conference on Electrical Engineering and Information Communication Technology (ICEEICT), 16726592 Dae Woong Kwon and Byung-Gook Park, 2017, Tunnel field-efect transistor with asymmetric gate dielectric and body thickness, Japanese Journal of Applied Physics, vol 56, 044201 William Cheng-Yu Ma, Hui-Shun Hsu, Chih-Cheng Fang, Che-Yu Jao, Tzu-Han Liao, 2018, Impacts of channel Film thickness on poly-Si tunnel thin-film transistors, Department of Electrical Engineering, National Sun Yat-sen University, Kaohsiung 804, Taiwan Jungsik Kim, Hyeongwan Oh, Jiwon Kim, M Meyyappan, and JeongSoo Lee, 2017, Electrical characteristics of tunneling field-effect transistors with asymmetric channel thickness, Japanese Journal oj Applied Physics, vol 56, 024201 Dewey G., B Chu-Kung, Boardman J., M Fastenau J., Kotlyar R., Liu W K., Lubyshev D., Metz M., Mukherjee N., Oakey P., Pillarisetty R., Radosavljevic M., Then H W., and Chau R., (2011), Fabrication, Characterization, and Physics of III-V Heterojunction Tunneling Field 77 [40] [41] [42] [43] Effect Transistors (H-TFET) for Steep Sub-Threshold Swing, International Electron Devices Meeting, pp 785-788 Nguyen Dang Chien, Dao Thi Kim Anh, Chun-Hsing Shih, 2017, Roles of gate-oxide thickness reauction in scaling bulk and thin-body Tunnel Field-Effect Transistors, Vietnam Journal of Science and Technology 55 (3), pp 316-323 Christian N Macambira, Paula Agopian G D., Joao A Martino, 2018, Influence of Channel Silicon Thickness and Biological Material Permittivity on nTFET Biosensor, University of Sao Paulo, Brazil Kiichi Tachi, Sylvain Barraud, Kuniyuki Kakushima, Hiroshi Iwai, Sorin Cristoloveanu, Thomas Ernst, 2011, Comparison of lowtemperature electrical characteristics of gate-all-around nanowire FETs, Fin-FETs and Fully-depleted SOI FETs, Microelectronics Reliability, vol 51, pp 885-888 Khayer m A and Lake R K, 2009, Drive currents and leakage currents in InSb and InAs nanowire and carbon Nanotube band-to-band tunneling FETs, IEEE Electron Dev Lett, vol 30(12), pp 1257-1259 [44] Luisier M.and Klimeck G., Apr.2010, Simulation of nanowire tunneling transistors: From the Wentzel-Kramers-Brillouin approximation to full-band phonon-assisted tunneling, J Apply Phys, vol 107, no 8, pp 084507-084507-6 [45] William VANDENBERGHE, August 2012, Quantum Transport in Tunnel Field-Effect Transistors for Future Nano-CMOS Applications, Katholieke Universiteit Leuven [46] Griffiths D J., 1999, Introduction to Quantum Mechanics, Prentice Hall, New Jersey, pp 274-297 [47] Griffiths D J., 2005, Introduction to Quantum Mechanics: 2nd Edition, Prentice Hall, pp 315 [48] Partik Ashvin Patel, 2010, Steep Turn On/Off “Green” Tunnel transisitors, Technical Report No UCB/EECS, pp 7-8 [49] Sze S M.,1981, Physics of Semiconductor Devices, 2nd edition, Wiley, New York 78 [50] Moll J L., 1970, Physic of Semiconductors, McGraw-Hill, New York, p 252 [51] Kane E O, 1961, Theory of tunneling, J Appl Phys 31(1), pp 83-91 [52] Wang S., 1989, Fundamentals of Semiconductor Theory and Devices Physics, Prentice-Hall, pp 484-491 [53] Price P J and Radcliffe J M, October 1959, Esaki Tunneling, IBM Journal, pp 364-371 [54] Ridley B K., 1999, Quantum Processes in Semiconductor, Oxford University Press, pp 44-81 [55] Leo K., 2003, High-field transport in semiconductor superlattices, Springer, pp 1-8 [56] M Hurkx G A., D Klaassen B M., and Knuvers M P.G., 1992, A New Recombination Model for Device Simulation Including Tunneling, IEEE Transactions on Electron devices, vol 39, no 2, pp 331-338 [57] Peng J Z., Haddad S., Hsu J., Chen J., Longcor S., and chan C, 1995, Accurate simulation on band-to-band tunnel induced leakage current using a global non-local model, Proc Int Conf on Solid-State and IC Tech (ICSICT), pp 141-143 [58] Fukuda K., Mori T., Mizubayashi W., Morita Y., Tanabe A., Masahara M., Yasuda T., Migita S., and Ota H., 2012, On the non-local modeling of tunnel-FETs Device and Compact models, Proc Int Conf on Simulation of Semiconductor Processes and Devices (SISPAD), pp 284-287 [59] Taurus Medici, 2010, Medici User Guide, Synopsys Inc ... Nguyễn Văn Hào NGHIÊN CỨU ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN TỚI ĐẶC TÍNH ĐIỆN CỦA TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU TRÚC LƯỠNG CỔNG Chuyên ngành: Vật lý kỹ thuật Mã số: 8520401 LUẬN VĂN... LUẬN 43 3.1 CẤU TRÚC LINH KIỆN VÀ HOẠT ĐỘNG 44 3.1.1 Cấu trúc chế tắt mở linh kiện 44 3.1.2 Đặc tính điện cấu trúc Si SG-TFET DG-TFET 46 3.2 ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN... dị chất Đối tượng nghiên cứu transistor hiệu ứng trường xuyên hầm (TFET) có cấu trúc lưỡng cổng đặc trưng mà độ dày thân linh kiện thay đổi để nghiên cứu ảnh hưởng tới đặc tính điện TFET, từ đưa