Kỹ thuật số bài tập Đáp Án chương 5

Chọn cổng mà bạn sẽ sử dụng trong môi trường công nghiệp có độ ồn cao... Bài 5.3 Cho bảng liệt kê các tham số cho ba loại cổng.. Dựa trên quyết định của bạn về tốc độ - công suất, cổng n

CHƯƠNG 5 CÁC HỌ VI MẠCH SỐ

Bài 5.1 Một cổng TTL có các giá trị cấp điện áp thực tế sau: VIH (min) = 2,25 V, VIL (max) = 0,65 V Giả sử nó đang được điều khiển bởi

một cổng có VOH (min) = 2,4 V và VOL (max) = 0,4 V, tìm biên độ nhiễu cao và thấp?

ĐÁP ÁN:

VNH = VOH(MIN) – VIH(MIN) = 2.4 -2.25 = 0.15V

VNL = VIL(MAX) – VOL(MAX) = 0.65 – 0.4 = 0.15V

Bài 5.2 Thông số kỹ thuật điện áp cho ba loại cổng logic được đưa ra trong Bảng Chọn cổng mà bạn sẽ sử dụng trong môi trường công

nghiệp có độ ồn cao

GATE A:

VNH = VOH(MIN) – VIH(MIN) = 2.4 -2 = 0.4V

VNL = VIL(MAX) – VOL(MAX) = 0.8 – 0.4 = 0.4V

GATE B:

VNH = VOH(MIN) – VIH(MIN) = 3.5 – 2.5 = 1V

VNL = VIL(MAX) – VOL(MAX) = 0.6 – 0.2 = 0.4V

GATE C:

VNH = VOH(MIN) – VIH(MIN) = 4.2 – 3.2 = 1V

VNL = VIL(MAX) – VOL(MAX) = 0.8 – 0.2 = 0.6V

Chọn cổng Gate C

Bài 5.3 Cho bảng liệt kê các tham số cho ba loại cổng Dựa trên quyết định của bạn về tốc độ - công suất, cổng nào bạn chọn để có hiệu

suất tốt nhất?

Chọn cổng Gate B vì có độ trễ và công suất tiêu tán tối ưu nhất giữa 3 cổng

Bài 5.4 Một cổng TTL tiêu chuẩn có hệ số tải 10 Có cổng nào trong hình vẽ bị quá tải không? Nếu có, cổng nào?

ĐÁP ÁN: Không có cổng nào quá tải

Bài 5.5 Mạng cổng CMOS nào trong các hình vẽ sau có thể hoạt động ở tần số cao nhất?

ĐÁP ÁN

Thời gian trì hoãn truyền càng lớn thì thì tần số hoạt động càng giảm

 Mạch C

Bài 5.6 Mạng cổng CMOS trong hình vẽ không đầy đủ Chỉ ra những thay đổi nên được thực hiện

*: Chân không sử dụng

ĐÁP ÁN:

Bài 5.7 Xác định trạng thái đầu ra của mỗi cổng TTL trong hình vẽ sau:

ĐÁP ÁN:

a/ HIGH

b/ Không xác định

c/ HIGH

d/ HIGH Z

Bài 5.8 Xác định mức đầu ra của mỗi cổng TTL trong các hình sau

ĐÁP ÁN:

a/ Không xác định

b/ Không xác định

c/ LOW

Bài 5.9 Viết biểu thức logic ngõ ra Y cho từng mạch trong hình sau

(a) (b)

(c)

ĐÁP ÁN:

a/ X =끫롨 끫롪 끫롬̅ 끫롮�

b/ X =끫롨 끫롪 끫롬�������� 끫롮끫롮���� 끫롲끫롲����

c/ X =끫롨 + 끫롪�������� 끫롬 + 끫롮�������� 끫롮 + 끫롲�������� 끫롲 + 끫롶��������

Bài 5.11 Một rơle cần 60 mA Tạo ra một cách để sử dụng cổng NAND cực thu hở với IOL (max) = 40 mA để lái rơle

Chọn transistor BJT có hệ số khếch đại β ≈ 100, Vcc=5v, VOH(MIN) =2.4v

Ic = β.Ib => Ib = 60/100 =0.6 mA

Rb = (VOH(MIN) – VBE)/Ib = (2.4-0.7)/0.6 ≈ 2.7 KΩ

Bài 5.12 Xác định tổng độ trễ lan truyền từ mỗi đầu vào đến từng đầu ra cho mỗi mạch trong hình sau

ĐÁP ÁN:

a/ 74FXX: Thời gian trễ mỗi cổng là 3ns

1-3: 3x2 = 6 ns

2-3: 3x3 = 9ns

4-3: 3x3 = 9ns

1-2-3: 3x4 = 12ns

1-4-3: 3x4 = 12ns

ĐÁP ÁN:

b/ 74HCXX: Thời gian trễ mỗi cổng là 7ns 1-2: 7x2 = 14 ns

1-3: 7x2 = 14 ns

1-4: 7x2 = 14 ns

ĐÁP ÁN:

c/ 74AHCXX: Thời gian trễ mỗi cổng là 3.7ns

1-2-3: 3.7x5= 18.5ns

1-3: 3.7x4= 14.8ns

2-3: 3.7x3 = 11.1ns

1-4-5-3: 3.7x7 = 25.9ns

4-5-3: 3.7x5= 18.5ns

4-1-2-3: 3.7x7 = 25.9ns

4-1-3: 3.7x6 = 22.2ns

5-3:3.7x3 = 11.1ns