(NB) Mục tiêu của giáo trình là giúp các bạn có thể chuyển đổi các hệ thống số đếm và mã; ứng dụng các cổng logic trong các mạch điện tử; sư dụng các tính chất, các định định lý, các phương pháp tối thiểu hoá hàm logic để đưa ra được sơ đồ logic( hay sơ đồ mạh điện); ứng dụng cá Flip Flop để tạo ra đựơc các mạch đếm và mạch ghi dịch theo yêu cầu. Mời các bạn cùng tham khảo nội dung phần 1 giáo trình.
CÁC QUAN HỆ LOGIC CƠ BẢN VÀ THÔNG DỤNG
Cổng AND
Thực hiện phép toán logic VÀ (AND) Đầu ra chỉ bằng 1 khi tất cả các đầu vào bằng 1
Cổng VÀ 2 đầu vào: b Ký hiệu: c Bảngtrạng thái: d Biểu thức và dạng tín hiệu
Hình 1.1: Ký hiệu cổng AND
Cổng OR
Thực hiện phép toán logic HOẶC (OR) Đầu ra chỉ bằng 0 khi tất cả các đầu vào bằng 0
Cổng HOẶC 2 đầu vào: b Ký hiệu: c Bảngtrạng thái: d Biểu thức và dạng sóng:
Hình 1.3: Ký hiệu cổng OR
Cổng NOT
Thực hiện phép toán logic ĐẢO (NOT)
Cổng ĐẢO chỉ có 1 đầu vào: b Ký hiệu: c Bảng trạng thái :
1 0 d Biểu thức và dạng sóng:
Cổng NAND
Thực hiện phép ĐẢO của phép toán logic VÀ Đầu ra chỉ bằng 0 khi tất cả các đầu vào bằng 1 Cổng VÀ ĐẢO 2 đầu vào: b Ký hiệu:
Hình 1.5: Ký hiệu cổng NOT
Hình 1.7: Ký hiệu cổng NAND c Bảng trạng thái:
1 1 0 d Biểu thức và dạng sóng:
Cổng NOR
Thực hiện phép ĐẢO của phép toán logic HOẶC Đầu ra chỉ bằng 1 khi tất cả các đầu vào bằng 0 Cổng HOẶC ĐẢO 2 đầu vào: b.Ký hiệu:
0 d Biểu thức và dạng tín hiệu:
+ Dạng tín hiệu vào ra
Cổng EX-OR
Biểu thức logic HOẶC CÓ LOẠI TRỪ (XOR) là phép toán cộng modulo 2, với đầu ra chỉ bằng 0 khi tất cả các đầu vào giống nhau Cổng XOR có 2 đầu vào và được ký hiệu là b.
1 1 0 d Biểu thức logic và dạng sóng:
Cổng EX – NOR
Thực hiện phép ĐẢO của phép toán XOR Đầu ra chỉ bằng 1 khi tất cả các đầu vào giống nhau Cổng XNOR 2 đầu vào: b Ký hiệu: c Bảngtrạng thái:
Bảng1.7 d Biểu thức logic và dạng sóng:
+ Biểu thức logic FABABAB
+ Dạng sóng tín hiệu vào ra
Hình 1.13: Ký hiệu cổng EX –NOR
Cổng BUFFER
Còn gọi là cổng đệm Tín hiệu số qua cổng BUFFER không đổi trạng thái logic Cổng BUFFER được dùng với các mục đích sau:
- Đưa điện thế của tín hiệu về đúng chuẩn của các mức logic
- Nâng khả năng cấp dòng cho mạch
- Ký hiệu của cổng BUFFER
Hình 1.15: Ký hiệu cổng đệm
Tuy cổng đệm không làm thay đổi trạng thái logic của tín hiệu vào cổng nhưng nó giữ vai trò rất quan trọng trong các mạch số.
Thiết lập hàm Boole
2.1.Cơ sở của đại số logic
Ta đã biết mạch số hoạt động ở chế độ nhị phân, nơi mỗi điện thế vào và ra sẽ có giá trị
Trong mạch logic, giá trị 0 và 1 được sử dụng để biểu thị khoảng điện thế định sẵn, cho phép áp dụng đại số logic trong việc phân tích và thiết kế các hệ thống kỹ thuật số Đại số logic giúp phân tích và thiết kế các mạch điện có mối quan hệ giữa biến và hàm, trong đó cả biến và hàm chỉ nhận hai giá trị là 0 và 1.
Đại số logic sử dụng 15 thị số lượng để biểu thị hai trạng thái logic khác nhau như đúng và sai, cao và thấp, mở và đóng Nó là công cụ để diễn đạt mối quan hệ giữa đầu ra và đầu vào của mạch logic thông qua phương trình đại số Các đầu vào được xem là các biến logic, có mức logic quyết định đầu ra (hàm logic) tại bất kỳ thời điểm nào, và thường được ký hiệu bằng chữ cái.
Xi là biến logic với hai giá trị 0 và 1 (xi ∈ {0,1}) Tập hợp n biến logic tạo ra 2^n tổ hợp giá trị khác nhau, với giá trị thập phân tương ứng từ 0 đến 2^n - 1 Hàm logic f(x1, x2,…,xn) được định nghĩa khi các biến của hàm là biến logic và f chỉ nhận một trong hai giá trị.
Trong thực tế, đại số logic chỉ có ba phép toán cơ bản: or and và not các phép toán cơ bản này được gọi là phép toán logic
2.2 Các tính chất cơ bản của đại số Bool: a.Các mệnh đề cơ sở: x + 0 = x x + 1 = 1 xx1 x 0 = 0 x 1 = x x.x0 b Định luật đồng nhất:: x + x = x x x = x c Định luật phủ định của phủ định: x x d Định luật kết hợp: x1 + (x2 + x3) = (x1 + x2) + x3 x1 (x2 x3) = (x1 x2) x3 e Định luật giao hoán: x1 + x2 = x2 + x1 x1 x2 = x2 x1 f Định luật phân phối: x1(x2 + x3) = x1.x2 + x1.x3
Định lý này có thể mở rộng cho hàm nhiều biến: n n n n x x x x x x x x x x x x
Định lý De Morgan cho phép chuyển đổi phép cộng logic thành phép nhân logic và ngược lại, giúp giải quyết các bài toán thiết kế mạch logic tổ hợp dựa trên các cửa logic cơ bản đã có sẵn.
Chú ý: trong các định luật trên xi có thể là biến đơn hoặc biểu thức
2.3 Các phương pháp biểu thị hàm logic:
Bài viết đề cập đến ba phương pháp chính trong lĩnh vực logic số, bao gồm bảng trạng thái, biểu thức lôgíc và bảng Karnaugh Việc nắm vững và thành thạo trong việc chuyển đổi giữa các phương pháp này là rất quan trọng để áp dụng hiệu quả trong thiết kế mạch logic.
Bảng trạng thái là một bảng có n+1 cột, trong đó n cột thể hiện các giá trị của biến và cột còn lại thể hiện giá trị của hàm Có hai loại bảng giá trị trong bảng trạng thái.
- Bảng giá trị đầy đủ: là bảng xét cho tất cả các tổ hợp biến có n biến thì có 2 n tổ hợp biến
- Bảng giá trị không đầy đủ: là bảng được xét cho một số tổ hợp biến nào đó
+ Phương pháp liệt kê thành bảng trạng thái
Ví dụ1: Có 1 bể nước như hình vẽ và được bơm nước tự động và trong bể nước có
2 vị trí cảm biến A và B ký hiệu máy bơm là f hãy lập bảng trạng thái cho hệ thống bơm nước tự động trên với giả thiết:
Máy bơm hoạt động tương ứng với giá trị 1
Máy bơm không hoạt động tương ứng với giá trị 0
Cảm biến bị ngập nước tương ứng với giá trị 1
Cảm biến không bị ngập nước tương ứng với giá trị 0
Từ yêu cầu bài toán ta được bảng trạng thái:
0 0 1 Khi bể không có nước
1 1 0 Khi nước ngập cả b và a
Ví dụ 2: lập bảng giá trị đầy đủ cho hàm thực hiện việc kiểm tra tính chẵn lẻ của từ mã nhị phân 4 bit
Sau khi tạo bảng, chúng ta sẽ viết từ mã nhị phân 4 bit theo quy luật bắt đầu từ giá trị 0 Tiếp theo, chúng ta đếm số lượng bit bằng 1 trong từ mã để xác định xem số đó là chẵn hay lẻ Quy ước là số chẵn được biểu thị bằng 0 và số lẻ bằng 1, với các bit được ký hiệu là x3, x2, x1, x0, và F.
+ Đặc điểm bảng trạng thái
Bảng trạng thái mạch lôgíc cung cấp thông tin rõ ràng và trực quan về các biến đầu vào, cho phép người dùng dễ dàng tra cứu để xác định giá trị hàm đầu ra.
Để giải quyết các nhiệm vụ thực tế liên quan đến vấn đề lôgíc, việc sử dụng bảng trạng thái là phương pháp hiệu quả nhất Trong quá trình thiết kế mạch, bước đầu tiên là phân tích yêu cầu và lập bảng trạng thái Theo định lý, một hàm lôgic đầy đủ với n biến luôn có thể được biểu diễn dưới dạng chuẩn tắc tuyển đầy đủ hoặc chuẩn tắc hội đầy đủ.
+ Dạng chuẩn tắc tuyển: Là hàm F được viết dưới dạng là tổng của các thành phần và mỗi thành phần là tích đầy đủ của n biến
Ví dụ 2: Viết biểu thức hàm số từ bảng trạng thái sau
Hàm F = 1 tương ứng với 4 tổ hợp giá trị các biến vậy ta có tổng của các tích đó là:
Kết quả này ta có thể kiểm tra bằng cách thay giá trị các biến vào ví dụ:
Hàm F được biểu diễn dưới dạng tích của các thành phần, trong đó mỗi thành phần là tổng đầy đủ của n biến, tạo thành dạng chuẩn tắc hội.
Ví dụ2: Viết biểu thức hàm số từ bảng trạng thái sau
Lấy hàm F = 0 tương ứng với 4 tổ hợp giá trị các biếnvậy ta có tích của các tổng đó là: F(ABC).(ABC).(ABC)(ABC)
Kết quả có thể được xác minh bằng cách thay thế các giá trị của các biến, ví dụ: A=0, B=0, C=0, thì F=0, và tổng ABC được gọi là thừa số nhất Bảng Karnaugh là công cụ hữu ích để phân tích và tối ưu hóa các biểu thức logic.
Bảng Karnaugh là phương pháp hình vẽ biểu thị hàm lôgíc, cho phép thể hiện đầy đủ các giá trị đầu ra tương ứng với các tổ hợp biến đầu vào Để tạo bảng Karnaugh, ta điền các tổ hợp biến làm cho hàm bằng 1 và 0 vào các ô tương ứng Một đặc điểm nổi bật của bảng Karnaugh là các ô kề cận nhau hoặc đối xứng nhau chỉ khác nhau ở một biến, giúp dễ dàng nhận diện và tối ưu hóa hàm lôgíc.
* Bảng karnaugh 3 biến và 4 biến
* Quy tắc vẽ bảng karnaugh như sau:
- Để vẽ được bảng karnaugh ta dựa vào các biến Nếu có n biến thì có 2 n ô, mỗi ô tương ứng với 1 số hạng nhỏ nhất ví dụ n = 3 thì có 2 3 = 8 ô, n = 4 thì có 2 4 = 16 ô.
ĐƠN GIẢN BIỂU THỨC LOGIC
Trong thiết kế các khối chức năng logic, điều quan trọng là tạo ra một sơ đồ logic đơn giản nhưng đáp ứng đầy đủ yêu cầu thiết kế Tính kinh tế và độ tin cậy cao của mạch điện tử là yếu tố hàng đầu cần chú ý Để đạt được điều này, sơ đồ logic cần sử dụng ít phần tử logic cơ bản nhất có thể, vì sơ đồ càng đơn giản thì độ tin cậy và ổn định càng cao Việc tìm ra phương trình logic tối giản là cần thiết để mô tả chính xác chức năng của mạch Thông thường, các hàm logic không ở dạng tối giản, và nếu xây dựng mạch dựa trên chúng, sẽ dẫn đến chi phí cao do cần sử dụng nhiều phần tử.
Khi thiết kế mạch với 21 tử linh kiện logic, độ phức tạp của sơ đồ sẽ ảnh hưởng đến độ ổn định và độ tin cậy, làm tăng xác suất hư hỏng Do đó, trước khi xây dựng mạch, cần rút gọn hàm và biểu diễn phương trình ở dạng tối giản Phương trình được coi là tối giản khi số hạng và số biến trong mỗi số hạng đều ở mức tối thiểu.
3.1.Đơn giản biểu thức logic bằng phương pháp đại số Áp dụng các định luật của đại số logic để đơn giản hàm logic sao cho hàm cuối cùng là tối giản, thực hiện hàm cần ít phần tử logic cơ bản nhất vì trong thực tế các biểu thức logic rất đa dạng, từ một hàm logic cũng có thể biểu diễn theo nhiều cách khác nhau nên khó có thể tìm ra một quy trình tồi ưu để tìm ra được một biểu thức logic tối giản một cách nhanh nhất tuy nhiên, nếu nắm chắc các định luật của đại số boole và có kinh nghiệm chúng ta có thể thu được kết qủa tốt
+ Một số công thức thường dùng:
Từ công thức (4), ta có hệ quả là AB + AC + BCD = AB + AC Ví dụ về việc tối thiểu hóa hàm logic như sau: a) F = ABC + ABC = AB(C + C) = AB; b) F = A(BC + BC) + A(BC + B C) = A(BC + BC + BC + BC) = A.
3.2 Rút gọn biểu thức logic bằng bìa Karnaugh: a Cho hàm dạng chuẩn tắc tuyển:
Phương pháp này được tiến hành theo các bước sau:
1 Biểu diễn hàm đã cho trên bảng karnaugh
2 Kết hợp thành từng nhóm 2 n ô gồm các ô có giá trị bằng “1” hoặc “x” kế cận hoặc đối xứng nhau tạo thành một vòng kín trên bảng karnaugh khi kết hợp các ô cần tuân theo quy tắc sau:
- Các ô kế cận hoặc đối xứng nhau là các ô chỉ khác nhau 1 bit
- Số ô chứa trong 1 nhóm phải là tối đa (2 n ô với n là tối đa)
Mỗi nhóm cần có ít nhất một ô chứa giá trị “1” không bị trùng lặp với nhóm khác Nếu một nhóm chỉ bao gồm các ô chứa giá trị “1” đã tồn tại trong nhóm khác, thì nhóm đó sẽ được coi là thừa Tuy nhiên, mỗi ô chứa giá trị “1” có thể được sử dụng để kết hợp trong nhiều nhóm khác nhau.
- Phải đảm bảo tất cả các ô chứa giá trị “1” đều được kết hợp và số nhóm kết hợp phải là tối thiểu
3 Nhóm 2 n ô sẽ bỏ đi được n biến đó là những biến vừa xuất hiện ở cả dạng trực tiếp lẫn dạng đảo , số hạng tạo thành là tích các biến còn lại (gọi là tích cực tiểu) kết quả là tổng các số hạng tạo thành từ các nhóm được kết hợp (dạng tổng các tích)
4 Trong một số trường hợp, có thể có nhiều cách kết hợp, nghĩa là có thể có nhiều hàm tối thiểu những hàm tối thiểu này cần được so sánh, kiểm tra để chọn ra hàm tối thiểu thực sự
Ví dụ 1: Cho hàm F(A,B,C) m (0,1,2,5) Hãy tối thiểu hoá hàm bằng bảng karnaugh Giải:
Kết hợp các ô như bảng bên ta được ít nhất 2 nhóm phủ hết các ô chứa giá trị “1” của hàm, các ô đó ở kề nhau hoặc đối xứng nhau
Ta được hàm rút gọn sau: FACBC
Ví dụ 2: Cho hàm FABCDABCDABCDAB Hãy tối thiểu hoá hàm bằng bảng karnaugh
Giải: Kết hợp các ô như bảng bên ta được ít nhất 3 nhóm phủ hết các ô chứa giá trị “1” của hàm
Ta được hàm rút gọn sau:FBDABBC
Ví dụ 3: Cho hàm F ( A , B , C , D ) m (0,2,3,8,9 ,10,11,13, 15) víi N 1( Với A là trọng số lớn nhất , D là trọng số nhỏ nhất) Hãy tối thiểu hoá hàm bằng bảng karnaugh
Ta được hàm rút gọn sau:FB AD b Cho hàm dạng chuẩn tắc hội:
Phương pháp này tương tự như hàm chuẩn tắc tuyển, nhưng có sự khác biệt ở chỗ thay thế các ô chứa giá trị "1" bằng các ô chứa giá trị "0" Bên cạnh đó, khi biểu diễn hàm, tổng các tích được thay bằng tích các tổng.
Ví dụ 4: Cho hàm F(A,B,C,D)(4,5,6,7,12,14) víi N 1 Hãy tối thiểu hoá hàm bằng bảng karnaugh
Ta được hàm rút gọn sau: F (AB)(BD)
Tùy thuộc vào yêu cầu thiết kế và loại phần tử sử dụng, chúng ta cần chọn phương pháp tối thiểu phù hợp Ví dụ, khi chỉ sử dụng cổng NAND, phương trình sẽ được viết dưới dạng tổng các tích, trong khi nếu chỉ dùng cổng NOR, phương trình sẽ được biểu diễn dưới dạng tích các tổng Sau đó, có thể áp dụng luật phủ định của phủ định và định lý Morgan để biến đổi phương trình một cách hiệu quả.
PHƯƠNG PHÁP THIẾT KẾ MẠCH LOGIC
Phương pháp thiết kế logic là các bước cơ bản tìm ra sơ đồ mạch điện logic từ yêu cầu nhiệm vụ logic đã cho
Hình 1.18: là quá trình thiết kế nói chung của mạch tổ hợp trong đó bao gồm 4 bước chính a Phân tích yêu cầu:
Hình 1.18: Các bước thiết kế mạch logic
Yêu cầu thiết kế trong các vấn đề logic thực có thể được trình bày dưới dạng đoạn văn hoặc bài toán cụ thể Nhiệm vụ phân tích bao gồm việc xác định biến số đầu vào, hàm đầu ra và mối quan hệ giữa chúng Bước tiếp theo là kê bảng trạng thái để minh họa các mối liên hệ này.
Đầu tiên, chúng ta cần lập bảng thể hiện mối quan hệ giữa trạng thái đầu vào và trạng thái đầu ra, được gọi là bảng trạng thái Bảng này sử dụng các con số 0 và 1 để biểu thị các trạng thái tương ứng Kết quả thu được là bảng trạng thái chứa các giá trị logic thực, phản ánh yêu cầu thiết kế theo hình thức đại số Sau đó, tiến hành tối thiểu hóa các giá trị trong bảng trạng thái để đơn giản hóa thiết kế.
Khi số biến tương đối ít, phương pháp hình vẽ là lựa chọn hợp lý Tuy nhiên, nếu số biến nhiều, việc sử dụng phương pháp đại số sẽ tiện lợi hơn Để bắt đầu, cần vẽ sơ đồ logic để trực quan hóa mối quan hệ giữa các biến.
Kết quả của quá trình tối thiểu hóa là các biểu thức logic, từ đó chúng ta có thể chọn loại cổng logic phù hợp để dễ dàng vẽ sơ đồ logic.
GIỚI THIỆU IC
Ứng với các cổng logic cơ bản thì ta có thể thấy được hình dạng thực tế của chúng được tíc hợp thành các IC sau:
+ IC cổng AND 2 đầu vào VI MẠCH 7408/74LS08
+ IC cổng OR 2 đầu vào VI MẠCH 7432/74LS32
+ IC cổng NOT 1 đầu vào VI MẠCH 7404/74LS04
+ IC cổng NAND đầu vào VI MẠCH 7400/74LS00
+ IC cổng NOR 2 đầu vào VI MẠCH 7402/74LS02
+ IC cổng XOR 2 đầu vào VI MẠCH 7486/74LS86
+ IC cổng XNOR 2 đầu vào VI MẠCH 74726/74LS726
1 Đổi các số thập phân dưới đây sang hệ nhị phân và hệ thập lục phân : a/ 12 b/ 24 c/ 192 d/ 2079 e/ 15492 f/ 0,25 g/ 0,375 h/ 0,376 i/ 17,150 j/ 192,1875
2 Đổi sang hệ thập phân và mã BCD các số nhị phân sau đây: a/ 1011 b/ 10110 c/ 101,1 d/ 0,1101 e/ 0,001 f/ 110,01 g/ 1011011 h/ 10101101011
3 Đổi các số thập lục phân dưới đây sang hệ 10 và hệ 8: a/ FF b/ 1A c/ 789 d/ 0,13 e/ ABCD,EF
4 Đổi các số nhị phân dưới đây sang hệ 8 và hệ 16: a/ 111001001,001110001 b/ 10101110001,00011010101 c/ 1010101011001100,1010110010101 d/ 1111011100001,01010111001
5 Mã hóa số thập phân dưới đây dùng mã BCD : a/ 12 b/ 192 c/ 2079 d/15436 e/ 0,375 f/ 17,250
6.chứng minh các đẳng thức sau:
7 hãy tìm hàm đảo của các hàm logic dưới đây (dùng định lý de morgan và các định luật):
8 Chứng minh bằng đại số các biểu thức sau: a/ A.B A B A B A B b/ A.B A C (A C)(A B) c/ A.C B.C A C B.C d/ (A B)(A C)(B C) (A B)(A C)
9 Rút gọn các hàm dưới đây bằng phương pháp đại số (A = MSB) a/ f1 = ABC + A B C + AB C D b/ f2 = (A+BC) + A ( B + C )(AD+C) c/ f3 = (A+B+C)(A+B+C )( A +B+C)( A +B+ C ) d/ f4(A,B,C,D) = (0,3,4,7,8,9,14,15) e/ f5 = A B + AC + BC f/ f6 = (A+ C )(B+C)(A+B)
10 Dùng bảng Karnaugh rút gọn các hàm sau: (A = MSB) a/ F(A,B,C) = F(1,3,4) b/ F(A,B,C) = F(1,3,7) c/ FA,B,C) = F(0,3,4,6,7) d/ F(A,B,C) = F(1,3,4) Các tổ hợp biến 6,7 cho hàm không xác định e/ F(A,B,C,D) = F(5,7,13,15) f/ F(A,B,C,D) = F(0,4,8,12) g/ F(A,B,C,D) = F(0,2,8,10) h/ F(A,B,C,D) = F(0,2,5,6,9,11,13,14) i/ F(A,B,C,D) = F(0,1,5,9,10,15) j/ F(A,B,C,D) = F (0,5,9,10) với các tổ hợp biến (2,3,8,15) cho hàm không xác định k/ f(A,B,C,D,E) = F(2,7,9,11,12,13,15,18,22,24,25,27,28,29,31)
VI MẠCH SỐ THÔNG DỤNG
Họ TTL
1.1 Cơ sở của việc hình thành cổng logic họ TTL:
Trong quá trình phát triển công nghệ chế tạo mạch số, đã xuất hiện nhiều họ mạch như RTL, DCTL, RCTL, DTL, và ECL Hiện nay, hai họ mạch nổi bật với tính năng kỹ thuật cao, bao gồm thời trễ truyền nhỏ và tiêu hao công suất ít, đó là họ TTL (transistor-transistor logic) sử dụng công nghệ BJT và họ MOS (Công nghệ chế tạo MOS).
Dưới đây, lần lượt khảo sát các cổng logic của hai họ TTL và MOS
1.2 Cấu trúc cơ bản của họ TTL:
Lấy cổng NAND 3 ngã vào làm thí dụ để thấy cấu tạo và vận hành của một cổng cơ bản
Hình 2.1: cấu trúc của họ TTL
Khi một trong các ngõ vào A, B, C xuống mức không T1 dẫn đưa đến T2 ngưng, T3 ngưng, ngã ra Y lên cao; khi cả 3 ngõ vào lên cao, T1 ngưng, T2 dẫn, T3 dẫn, ngõ ra
Y xuống thấp Đó chính là kết quả của cổng NAND
Tụ CL trong mạch là tụ ký sinh được hình thành từ sự kết hợp giữa ngã ra của mạch (tầng thúc) và ngã vào của tầng tải Khi mạch hoạt động, tụ sẽ nạp điện qua R4 khi T3 ngưng.
Mạch hoạt động nhanh khi R4 nhỏ, nhưng tiêu thụ công suất lớn; để giảm công suất, cần tăng R4, dẫn đến thời trễ truyền lớn hơn Để khắc phục nhược điểm này và đáp ứng các yêu cầu khác, các cổng logic với kiểu ngã ra khác nhau đã được phát triển.
1.3 Đặc điểm và các thông số cơ bản:
TTL digital ICs were first produced in 1964 by Texas Instrument Corporation in the USA, identified by the part numbers 74XXXX and 54XXXX The distinction between these two series lies in their specific applications and performance characteristics.
2 họ 74XXXX và 54 XXXX chỉ ở hai điểm:
74: VCC = 5 ± 0,5 V và khoảng nhiệt độ hoạt động từ 0o C đến 70o C
54: VCC=5 ± 0,25 V và khoảng nhiệt độ hoạt động từ -55o C đến 125o C
Các tính chất khác hoàn toàn giống nhau nếu chúng có cùng số
Trước số 74 thường có thêm ký hiệu để chỉ hãng sản xuất Thí dụ SN của hãng Texas, DM của National Semiconductor, S của Signetics
Trong quá trình phát triển, các thông số kỹ thuật, đặc biệt là tích số công suất vận tốc, đã được cải tiến liên tục, dẫn đến sự ra đời của nhiều dòng sản phẩm khác nhau như 74 chuẩn và 74L (Low power).
74 H (High speed), 74S (Schottky), 74LS (Low power Schottky),
74AS (Advance Schottky), 74ALS (Advance Low power Schottky), 74F (Fast, Fair ild)
Bảng 2.1 cho thấy một số tính chất của các loạt kể trên:
Công suất tiêu tán (mW)
Tích số công suất vận tốc
(pJ) Tần số xung CK max
(MHz) Fan Out (cùng loạt) Điện thế VOH(min)
Loạt 74S là dòng mạch có cấu trúc đặc biệt, trong đó các transistor được kết nối thêm một Diod Schottky giữa hai cực CB Mục đích của việc này là giảm thời gian chuyển trạng thái của transistor, từ đó giảm thiểu độ trễ truyền trong mạch.
- Loạt 74AS và 74ALS là cải tiến của 74S để làm giảm hơn nữa giá trị tích số Công suất - Vận tốc
- Loạt 74F: Dùng kỹ thuật đặc biệt làm giảm diện dung ký sinh do đó cải thiện thời trễ truyền của cổng
Hình 2.2: Cấu trúc TTL Schottky
Trong mạch cơ bản, R4 được thay thế bằng cụm T4, RC và diod D, trong đó trị số của RC rất nhỏ và không đáng kể T2 đảm nhận vai trò mạch đảo pha: khi T2 dẫn, T3 cũng dẫn và T4 ngưng, dẫn đến Y xuống thấp; ngược lại, khi T2 ngưng, T3 ngưng và T4 dẫn, khiến Y lên cao Tụ CL nạp điện qua T4 khi T4 dẫn và phóng qua T3 khi T3 dẫn, tạo ra thời hằng mạch rất nhỏ và thời trễ truyền cũng giảm Việc T3 và T4 luân phiên ngưng tương ứng với hai trạng thái của ngã ra giúp giảm đáng kể công suất tiêu thụ Diod D có tác dụng nâng điện thế cực B của T4, đảm bảo rằng khi T3 dẫn thì T4 sẽ ngưng.
Mạch này gặp phải hạn chế là không thể kết nối nhiều ngã ra từ các cổng khác nhau, vì điều này có thể dẫn đến hư hỏng khi các trạng thái logic của các cổng không đồng nhất.
1.5 TTL có cực thu hở:
Hình 2.3: Cấu trúc TTL có cực thu hở
Ngõ ra cực thu để hở có một số lợi điểm sau:
Điện trở kéo lên được sử dụng để kết nối các ngã ra của nhiều cổng khác nhau với nguồn Vcc, với giá trị có thể điều chỉnh tùy theo yêu cầu về công suất hoặc tốc độ Điểm nối chung của các ngã ra hoạt động như một cổng AND, được gọi là điểm AND (Hình 2.4).
Các IC ngã ra có cực thu được chế tạo để kết nối với nguồn điện thế cao, phục vụ cho các tải đặc biệt hoặc tạo sự giao tiếp giữa TTL và CMOS khi sử dụng nguồn cao.
Thí dụ IC 7406 là loại cổng đảo có ngã ra cực thu để hở có thể mắc lên nguồn 24v
Hình 2.4: TTL dùng cổng AND Hình 2.5: TTL dùng FF
1.6 TTL có ngõ ra ba trạng thái:
Mạch (Hình 2.6) là một cổng đảo có ba trạng thái, với T4 và T5 được kết nối theo cấu trúc Darlington để cung cấp dòng ra lớn cho tải Diod D được nối vào ngã vào C để thực hiện chức năng điều khiển Hoạt động của mạch được giải thích chi tiết trong bài viết.
- Khi C=1, Diod D ngưng dẫn, mạch hoạt động như một cổng đảo
- Khi C=0, Diod D dẫn, cực thu T2 bị ghim áp ở mức thấp nên T3, T4 & T5 đều ngưng, ngã ra mạch ở trạng thái tổng trở cao
Ký hiệu của cổng đảo ngã ra 3 trạng thái, có ngã điều khiển C tác động mức cao và bảng sự thật cho ở (H 2.7)
Hình 2.6: Cấu trúc TTL có ngõ ra ba trạng thái Hình 2.7 : Ký hiệu
Bài viết đề cập đến việc sử dụng các cổng đảo và cổng đệm 3 trạng thái với ngã điều khiển C, cho phép SV tự vẽ ký hiệu và bảng sự thật.
(H 2.8) là một ứng dụng của cổng đệm có ngã ra 3 trạng thái: Mạch chọn dữ liệu
Hình 2.8: Ứng dụng cổng đệm ngõ ra ba trạng thái
Vận chuyển dữ liệu diễn ra khi một giá trị địa chỉ AB được cung cấp, kích hoạt một ngã ra mạch giải mã địa chỉ, cho phép cổng mở và dữ liệu từ ngã vào được truyền ra Chẳng hạn, khi AB = 00, cổng Y0 mở (Y1, Y2, Y3 đóng), cho phép dữ liệu D0 truyền qua G1 đến ngã ra, trong khi các cổng G2, G3, G4 vẫn đóng, giữ cho ngã ra ở trạng thái Z cao mà không ảnh hưởng đến hoạt động của mạch.
Họ CMOS
2.1 Đặc trưng của các vi mạch số họ CMOS:
Bài viết đề cập đến các IC số được chế tạo từ transistor MOSFET, bao gồm loại kênh N (NMOS) và kênh P (PMOS) NMOS và PMOS có tính năng kỹ thuật tương tự nhau, nhưng nguồn cấp điện của chúng có chiều ngược Do đó, chúng ta chỉ cần tập trung vào NMOS và CMOS, mà là sự kết hợp của cả hai loại transistor này.
Các transistor MOS dùng trong IC số cũng chỉ hoạt động ở một trong 2 trạng thái: dẫn hoặc ngưng
Khi dẫn điện, transistor có nội trở rất nhỏ, dao động từ vài chục Ω đến hàng trăm KΩ, tùy thuộc vào nồng độ pha của chất bán dẫn, điều này tương đương với trạng thái khóa đóng.
- Khi ngưng, transistor có nội trở rất lớn (hàng 1010Ω), tương đương với một khóa hở
2.2 Cấu trúc COMS của các cổng logic cơ bản:
Họ CMOS sử dụng hai loại transistor kênh N và P để nâng cao hiệu suất công suất và tốc độ, mặc dù khả năng tích hợp của chúng thấp hơn so với các loại transistor N và P riêng lẻ.
2 9 b) và (H2.9 c) là các cổng NOT, NAND và NOR họ CMOS
Bảng 2.2 cho thấy quan hệ điện thế của các ngã vào , ra cổng NOT
1) Ngoài ra vận hành của cổng NAND và NOR được giải thích như sau:
- Khi 2 ngã vào nối lên mức cao, T1 và T2 ngưng, T3 và T4 dẫn, ngã ra xuống thấp
- Khi có 1 ngã vào nối xuống mức thấp, một trong 2 transistor T3 hoặc T4 ngưng, một trong 2 transistor T1 hoặc T2 dẫn, ngã ra lên cao Đó chính là kết quả của
Hình 2.9: Cấu trúc cơ bản CMOS a b c
- Khi 2 ngã vào nối xuống mức thấp, T1và T2 dẫn, T3 và T4 ngưng, ngã ra lên cao
Khi có một ngã vào nâng lên mức cao, một trong hai transistor T3 hoặc T4 sẽ dẫn, trong khi một trong hai transistor T1 hoặc T2 sẽ ngừng hoạt động và hạ xuống mức thấp Đây chính là chức năng của cổng NOR với hai ngã vào.
2.3 Các thông số cơ bản của các vi mạch số họ CMOS:
Một số tính chất chung của các cổng logic họ MOS (NMOS, PMOS và CMOS) có thể kể ra như sau:
- Nguồn cấp điện :VDD từ 3V đến 15V
- Mức logic: VOL (max) = 0V VOH (min) = VDD
VIL (max) = 30% VDD VIH (min) = 70%VDD
- Lề nhiễu : VNH = 30%VDD VNL = 30%VDD
Với nguồn 5V, lề nhiễu khỏang 1,5V, rất lớn so với họ TTL
- Thời trễ truyền tương đối lớn, khỏang vài chục ns, do điện dung ký sinh ở ngõ vào và tổng trở ra của transistor khá lớn
- Công suất tiêu tán tương đối nhỏ, hàng nW, do dòng qua transistor MOS rất nhỏ
Do tổng trở vào của transistor MOS rất lớn, dòng tải cho các cổng họ MOS trở nên rất nhỏ, dẫn đến số Fan Out của họ MOS cao Tuy nhiên, khi kết nối nhiều tầng tải vào một tầng thúc, điện dung ký sinh tăng lên, ảnh hưởng đến thời gian giao hoán của mạch Vì vậy, khi sử dụng ở tần số cao, số Fan Out thường được giới hạn ở mức 50, nghĩa là một cổng MOS có thể cung cấp dòng cho 50 cổng tải cùng lúc.
CMOS cải thiện thời gian truyền so với NMOS và PMOS, nhưng mật độ tích hợp của CMOS thấp hơn hai loại này Tuy nhiên, so với TTL, mật độ tích hợp của MOS lớn hơn đáng kể, làm cho MOS rất phù hợp cho việc chế tạo LSI và VLSI.
CMOS được phân loại thành hai ký hiệu chính: 4XXX do hảng RCA sản xuất và 14XXX của hảng MOTOROLA Trong đó, có hai dòng sản phẩm là 4XXXA (14XXXA) và 4XXXB (14XXXB), với dòng B ra đời sau và có cải tiến về dòng ra.
Ngoài ra còn có các loạt :
IC 74C là dòng IC CMOS có cấu hình chân và chức năng tương tự như IC TTL khi có cùng số hiệu, ví dụ như IC 74C74 tương ứng với IC 7474 của TTL, đều là IC gồm 2 flip-flop D được kích hoạt bởi cạnh xung đồng hồ Hầu hết các thông số của dòng 74C tương đồng với 74 TTL, cho phép chúng có thể thay thế lẫn nhau trong nhiều ứng dụng.
74HC (High speed CMOS) và 74HCT là các dòng IC CMOS cải tiến từ 74C, với tốc độ giao hoán tương đương 74LS Đặc biệt, 74HCT hoàn toàn tương thích với TTL, bao gồm cả các mức logic Những IC này được sử dụng phổ biến trong nhiều ứng dụng.
74AC và 74ACT (Advance CMOS) là phiên bản cải tiến của 74HC và HCT, được thiết kế để giảm nhiễu bằng cách sắp xếp lại thứ tự các chân Tuy nhiên, điều này dẫn đến việc chúng không tương thích với TTL về sơ đồ chân.
Giao tiếp giữa các họ logic
Giao tiếp giữa các mạch hay hệ thống là quá trình kết nối ngã ra của mạch này với ngã vào của mạch khác Do sự khác biệt về điện giữa hai họ TTL và CMOS, việc kết nối trực tiếp giữa chúng thường không khả thi Do đó, cần có một mạch trung gian để kết nối tầng thúc và tầng tải, đảm bảo điện thế tín hiệu ra từ tầng thúc phù hợp với tín hiệu vào của tầng tải, đồng thời dòng điện từ tầng thúc phải đủ để cấp cho tầng tải.
Có thể nói điều kiện để thúc trực tiếp
- Khi dòng điện ra của tầng thúc lớn hơn hoặc bằng dòng điện vào của tầng tải ở cả hai trạng thái thấp và cao
- Khi hiệu thế ngã ra của tầng thúc ở hai trạng thái thấp và cao phù hợp với điện thế vào của tầng tải
Như vậy, trước khi xét các trường hợp cụ thể ta xem qua bảng kê các thông số của hai họ IC
- TTL thúc CMOS dùng điện thế thấp (VDD = 5V):
Dòng điện vào của CMOS có trị rất nhỏ so với dòng ra của các loạt TTL, vậy về dòng điện không có vấn đề
Tuy nhiên khi so sánh hiệu thế ra của TTL với hiệu thế vào của CMOS ta thấy
VOH(max) của các loạt TTL thường thấp hơn VIH(min), do đó cần nâng hiệu thế ra của TTL Một cách để thực hiện điều này là sử dụng điện trở kéo lên kết nối ở ngã ra của IC TTL.
Loạt 74HCT là dòng CMOS được thiết kế tương thích với TTL, cho phép kết nối mà không cần sử dụng điện trở kéo lên.
- TTL thúc CMOS dùng nguồn cao (VDD = +10V)
Mặc dù sử dụng điện trở kéo lên, điện thế ngã ra mức cao của TTL vẫn không đủ để cấp cho ngã vào CMOS Do đó, cần sử dụng một cổng đệm với ngã ra hở để có thể sử dụng nguồn cao.
(Thí dụ IC 7407) để thực hiện sự giao tiếp (H 3.34)
- CMOS thúc TTL ở trạng thái cao:
Khi Cmoc kích thích TTL ở trạng thái cao, điện thế và dòng điện ra của CMOS đạt mức đủ để cung cấp cho TTL Do đó, không có vấn đề gì xảy ra ở trạng thái cao.
- CMOS thúc TTL ở trạng thái thấp:
Dòng điện vào của TTL ở trạng thái thấp dao động từ 100 μA đến 2 mA, trong khi hai dòng 74HC và 74HCT có khả năng nhận dòng lên đến 4 mA Điều này cho thấy hai dòng sản phẩm này có thể giao tiếp hiệu quả với các thiết bị khác.
Giao tiếp giữa TTL và CMOS có thể thực hiện một cách dễ dàng với IC TTL, nhưng với dòng 4000B, dòng ra IOL rất nhỏ, không đủ để giao tiếp với IC TTL Do đó, cần sử dụng một cổng đệm để tăng dòng tải của dòng 4000B trước khi kết nối với các IC 74LS.
- CMOS dùng nguồn cao thúc TTL:
Một số IC thuộc dòng 74LS được thiết kế đặc biệt có khả năng nhận điện thế ngã vào lên đến khoảng 15V Những IC này có thể được kích hoạt trực tiếp bởi CMOS sử dụng nguồn điện cao, tuy nhiên, phần lớn các IC khác trong dòng này không có tính năng này.
IC TTL không có khả năng giao tiếp trực tiếp với CMOS khi sử dụng nguồn cao Để giải quyết vấn đề này, cần sử dụng cổng đệm nhằm hạ điện thế đầu ra xuống mức phù hợp cho IC TTL.
Vài thí dụ dùng cổng thiết kế mạch
1 Dùng cổng NAND 2 ngã vào thiết kế mạch tạo hàm Y = f(A,B,C) =1 khi thỏa các điều kiện sau: a A=0, B=1 và C=1 b A=1, B=1 bất chấp C
Dự vào điều kiện của bài toán ta có bảng sự thật của hàm Y
Hình 2.11: Giao tiếp giữa CMOS và TTL
Y +BC Để dùng tòan cổng NAND tạo hàm, ta dùng định lý De Morgan, biến đổi hàm Y:
2 Cho mạch như hình vẽ: a./ Viết biểu thức hàm Y theo các biến A,B,C b./ Rút gọn hàm logic này c./ Thay thế mạch trên bằng một mạch chỉ gồm cổng NAND 2 ngã vào
Giải a./ Ta có Y A B C A B C A B D b./ Rút gọn
Y= A B.C + A B.C + A BD = B.C(A + A) + A BD = B.C + A BD = B(C + A D) c./ Vẽ mạch thay thế dùng cổng NAND 2 ngã vào
Trước nhất ta vẽ mạch tương ứng hàm rút gọn, sau đó dùng biến đổi cổng
Sơ lược về PLA và PAL
PAL được cấu trúc từ các mảng AND lập trình được và các mảng OR gắn cứng, với mỗi đầu ra của mảng OR lập trình được kết nối với khối logic gọi là Macrocell.
Hình 2.13 minh họa một macrocell (MC) bao gồm một flip-flop, bộ mux2, mux8 và cổng logic ba trạng thái Tín hiệu điều khiển của mux4 có thể được lập trình để dẫn tín hiệu qua các đầu vào 0, 1, 2, 3 của mux4 và gửi ra cổng giao tiếp IO Tùy thuộc vào cấu hình, tín hiệu có thể được gửi ra ngoài IO hay không.
Nhờ có cấu trúc macrocell mà PAL có thể được sử dụng không những để thực hiện các hàm logic tổ hợp mà cả các hàm logic tuần tự
Cấu trúc PLA khác cấu trúc PAL là ở chỗ PLA có thể lập trình ở cả hai ma trận AND và ma trận OR (hình 2.14)
BÀI TẬP
1 Thiết kế mạch thực hiện các hàm sau đây dùng toàn cổng NAND 2 ngã vào: a./ f(A,B,C) = 1 nếu (ABC) là số chẵn b./ f(A,B,C) = 1 nếu có ít nhất 2 biến = 1 c./ f(A,B,C) = 1 nếu số nhị phân (ABC)2 > 5 d./ f(A,B,C) = 1 nếu số biến có giá trị 1 là số chẵn e./ f(A,B,C) = 1 nếu có một và chỉ một biến = 1
2 Thiết kế mạch gồm 2 ngã vào D, E và 2 ngã ra P, C thỏa các điều kiện sau đây:
3 Hàm logic F(A, B, C) thỏa tính chất sau đây :
F(A,B,C) = 1 nếu có một và chỉ một biến bằng
1 a- Lập bảng sự thật cho hàm F b- Vẽ mạch logic tạo hàm F
4 Thiết Kế mạch tạo hàm Y = A B.C + A B.C + A BC bằng các cổng NAND 2 ngã vào
5 Hàm F(A,B,C) xác đinh bởi bảng sự thật a- Dùng bản đồ Karnaugh rút gọn hàm F b- Vẽ sơ đồ mạch logic thực hiện hàm F c- Vẽ lại mạch chỉ dùng cổng NOR hai ngã vào
F(A,B,C,D) = Σ(0,1, 2, 4, 5, 8), A = MSB Hàm không xác định với các tổ hợp biến (3,7,10) Dùng số cổng NOR ít nhất để thực hiện mạch tạo hàm trên
7 Hàm f(A,B,C) =1 khi số biến = 1 là số chẵn
- Viết biểu thức logic của hàm f(A,B,C) theo tổ hợp biến A,B,C
- Dùng các cổng EX-OR để thực hiện mạch tạo hàm trên
8 Một mạch tổ hợp nhận vào một số nhị phân AA2A1A0 (A0 là LSB) tạo ra ở ngã ra Y ở mức cao khi và chỉ khi 0010 y ra ở thấp
Rõ ràng đây là 1 cổng NAND dạng DTL (diode ở đầu vào và transistor ở đầu ra)
Các mạch RTL và DTL có khả năng thực hiện các chức năng logic, nhưng chúng chỉ được sử dụng một cách độc lập và không thể tích hợp thành IC chuyên dụng Điều này là do ngoài khả năng logic, còn nhiều yếu tố khác cần được xem xét.
Tốc độ chuyển mạch của mạch điện ảnh hưởng đến hiệu suất hoạt động, đặc biệt là khả năng hoạt động ở tần số cao Bên cạnh đó, tổn hao năng lượng trong quá trình hoạt động của mạch gây ra nhiệt lượng, dẫn đến hiện tượng mạch nóng và tiêu tán năng lượng không hiệu quả.
Khả năng giao tiếp và thúc tải, thúc mạch khác
Khả năng chống các loại nhiễu không mong muốn xâm nhập vào mạch, làm sai mức logic
Mạch TTL (Transistor-Transistor Logic) được phát triển để thay thế các mạch RTL (Resistor-Transistor Logic) và DTL (Diode-Transistor Logic) Khác với các mạch trước, mạch TTL không chỉ sử dụng transistor ở ngõ ra mà còn có transistor ở đầu vào, cùng với một số cách nối đặc biệt, giúp đảm bảo nhiều yếu tố kỹ thuật quan trọng Hình 3.9 minh họa cấu trúc của một mạch logic TTL cơ bản.
Mạch này hoạt động như một cổng NAND
Hai ngõ vào là A và B được đặt ở cực phát của transistor Q1 (đây là transistor có nhiều cực phát có cấu trúc mạch tương đương như hình bên )
Hai diode mắc ngược từ 2 ngõ vào xuống mass dùng để giới hạn xung âm ngõ vào, nếu có, giúp bảo vệ các mối nối BE của Q1
Ngõ ra của cổng NAND được lấy ra ở giữa 2 transistor Q3 và Q4, sau diode D0
Q4 và D0 được sử dụng để hạn chế dòng cho Q3 khi nó hoạt động ở chế độ bão hòa, đồng thời giảm thiểu tổn thất năng lượng trên R4 trong trường hợp không có Q4 và D0 Điện áp cung cấp cho mạch này, giống như các mạch TTL khác, thường được tiêu chuẩn hóa ở mức 5V.
Mạch hoạt động như sau :
Khi A ở thấp, B ở thấp hay cả A và B ở thấp Q1 dẫn điện; phân cực mạch để áp sụt trên Q1 nhỏ sao cho Q2 không đủ dẫn; kéo theo Q3 ngắt
Như vậy nếu có tải ở ngoài thì dòng sẽ đi qua Q4, D0 ra tải xuống mass Dòng này gọi là dòng ra mức cao kí hiệu là IOH
Giả sử tải là một điện trở 3k9 thì dòng là:
Khi cả A và B đều ở cao, nên không thể có dòng ra A và B được, dòng từ nguồn Vcc sẽ qua R1, mối nối BC của Q1 thúc vào cực B làm Q2 dẫn bão
Khi mắc tải từ nguồn Vcc tới ngõ ra Y, dòng điện sẽ chảy qua tải và làm cho transistor Q3 dẫn bão hòa Kết quả là ngõ ra sẽ ở mức thấp, với áp VCE của Q3 khoảng 0,2 đến 0,5V tùy thuộc vào dòng qua tải Dòng ra này được ký hiệu là IOL, và được gọi là dòng ra vì nó sinh ra khi cổng logic ở mức thấp, mặc dù thực chất đây là dòng chảy vào trong cổng logic.
Mạch tách kênh (Dmux) hoạt động ngược lại với mạch ghép kênh (Mux:) một đầu vào dữ liệu và phân phối dữ liệu cho nhiều đầu ra
Sơ đồ khối của bộ phân kênh số được cho trên hình 4.23
Mã đầu vào select quyết định việc truyền dữ liệu đầu vào (d) đến đầu ra nào Bộ phân kênh thực hiện việc lấy một nguồn dữ liệu và phân phối một cách có chọn lọc đến một trong số n kênh ra, tương tự như một chuyển mạch nhiều tiếp điểm.
Hình 3.10: Cấu trúc bộ tách kênh
Mạch tách kênh là gì?
Bộ chuyển mạch phân kênh, hay còn gọi là tách kênh (demultiplexer), có chức năng ngược lại với mạch dồn kênh, tức là tách kênh truyền thành một trong các kênh dữ liệu song song dựa vào mã chọn ngõ vào Nó hoạt động giống như một công tắc cơ khí được điều khiển bởi mã số, cho phép dữ liệu từ một đường được chuyển đến một trong các đường song song tùy thuộc vào mã số áp vào ngõ chọn.
MẠCH TUẦN TỰ
Các loại FF cơ bản
* Mạch flip flop (FF) là phần tử có khả năng lưu trữ một trong hai trạng thái 0 hoặc 1
FF thường có nhiều đầu vào và 2 đầu ra có tính liên hợp (đầu này là đảo của đầu kia) ký hiệu
Q và Q Ký hiệu của các đầu vào tùy theo từng loại FF cụ thể
Các đầu vào điều khiển
Ký hiệu về tính tích cực trong mạch FF:
Ký hiệu Tính tích cực
Tích cực ở mức + Tích cực ở mức - Tích cực ở sườn + Tích cực ở sườn -
FLIP - FLOP S –R
2.1 FF sử dụng cổng NAND
Trigơ RS nói trên thuộc loại tác động cao Có thể xây dựng trigơ RScó tác động thấp từ 2 cửa NAND a Cấu trúc:
Khi R= 1, S= 0 khi đó Q =1 và hồi tiếp về cổng 2 nên cổng 2 có hai ngõ vào bằng
Khi R= 1, S= 0 khi đó Q= 1 và hồi tiếp về cổng 1 nên cổng 1 có hai ngõ vào bằng 1 vậy Q = 0
Khi R= S= 0 Khi đó Q = Q= 1 và đây là trạng thái cấm
Khi R = S = 1 và trạng thái trước đó có Q = 1, Q = 0, hồi tiếp về cổng 1 dẫn đến ngõ vào bằng 0, do đó Q = 1 khiến S-RFF giữ nguyên trạng thái cũ Điều này cho thấy FF không đồng bộ, vì chỉ cần một trong hai ngõ vào S hoặc R thay đổi thì ngõ ra cũng sẽ thay đổi theo.
Phương trình logic: Q n 1 S n R n Q n (2.1) d bảng trạng thái:
2.2 FF S- R dùng cổng NOR: a Cấu trúc:
Bảng 4.1 Bảng chức năng của FF dùng cổng NOR
Hình 4.1: Flip – Flop S-R dùng cổng NAND b Nguyên lý:
Sơ đồ logic, ký hiệu và bảng chân lý xây dựng từ cửa NOR
Khi R = S = 0, mạch hoạt động như một yếu tố trạng thái cân bằng Nhờ vào tính chất phản hồi khép kín, đầu ra Q có thể bằng 0 hoặc 1, với giá trị này hoàn toàn ngẫu nhiên.
Từ sơ đồ logic ta dễ dàng thấy rằng chỉ cần thay đổi mức logic đầu và S hoặc R thì trigơ sẽ chọn 1 trạng thái cân bằng
Giản đồ thời gian của trigơ như hình vẽ dưới đây với đường nét đứt là đường chỉ nguyên nhân của sự thay đổi trạng thái c Phương trình:
Phương trình logic: Q n 1 S n R n Q n (2.2) d bảng trạng thái:
Hình 4.2: Flip – Flop S-R dùng cổng NOR
2.3.2 FF S-R TÁC ĐỘNG THEO XUNG NHỊP: a Cấu trúc: b Nguyên lý:
Khi Ck = 0, các cổng 34 bị ngắt, FF giữ trạng thái cũ Khi Ck = 1, các cổng 3 và 4 thông, FF sẵn sàng tiếp nhận tín hiệu vào R và S.
FF giống như một FF SR cơ bản
R= 0, S = 1, đầu ra cổng 3 có mức thấp FF lập ở trạng thái 1
Khi R = 1 và S = 0, đầu vào cổng 4 ở mức thấp sẽ làm cho FF chuyển về trạng thái 0 Ngược lại, nếu R = 0 và S = 0, cả cổng 3 và 4 sẽ có mức cao, dẫn đến FF giữ nguyên trạng thái trước đó.
Nếu R = 1 và S = 1, các công 3,4 sẽ tạo ra mức thấp, dẫn đến đầu ra Q và Q đạt mức cao, tạo ra trạng thái cấm Điều này cho thấy chức năng của phương trình đặc trưng giữa FF S-R với xung nhịp không khác gì so với FF S-R cơ bản.
Như ta đã phân tích nguyên lý trên thì ta thấy phương trình đặc trưng của FF S-R có xung nhịp không có gì khác FF S-R cơ bản
Bảng 4.2 Bảng chức năng của FF dùng cổng NOR
Hình 4.3: Sơ đồ cấu trúc và kí hiệu S-R FF có xung nhịp
Từ nguyên lý và phương trình đặc trưng thì ta có bảng trạng thái sau:
FLIP - FLOP D
Flip – Flop D là mạch điện có chức năng thiết lập trạng thái 0 theo tín hiệu đầu vào
D = 0 và thiết lập trạng thái 1 theo tín hiệu đầu vào D = 1 trong điều kiện phải có xung định thời
Khi C = 0 thì cổng C và E ngắt FF duy trì trạng thái
Nếu C = 1 D = 0 thì đầu ra c ở mức cao, đầu ra E ở mức thấp FF ở trạng thái 0 nếu
D = 1 thì đầu ra c ở mức thấp, đầu ra E ở mức cao FF ở trạng thái 1 vậy nếu có xung Cp và D ở mức nào thì FF ở mức đó
Bảng 4.3: Bảng trạng thái của FF S-R có xung nhịp
Hình 4.4: Cấu trúc và kí hiêu FF - D
Theo như nguyên lý thì FF D trên đã thỏa mãn định nghĩa Vì vậy ta có phương trình đặc trưng sau:
FLIP-FLOP J-K
Mạch điện J-K là loại mạch có khả năng thiết lập và duy trì trạng thái 0 hoặc 1, đồng thời chuyển đổi giữa các trạng thái dựa trên tín hiệu đầu vào J, K và tín hiệu xung đồng hồ Ck Cấu trúc của mạch này cho phép thực hiện các chức năng nhớ và điều khiển trạng thái một cách hiệu quả.
J = 0, K = 1 với Ck là sườn âm thì Qn+1 = 0
J= 1, K = 0, với Ck là sườn âm thì Qn+1 = 1
J = 1,K = 1, với Ck là sườn âm thì Qn+1 = Qn chuyển đổi trạng thái
J = 0, K = 0, với Ck là sườn âm thì Qn+1 = Qn giữ nguyên trạng thái c Phương trình:
Qn+1 = J.Qn + KQn (2.4) với điều kiện đã xuất hiện sườn âm của xung Ck d Bảng trạng thái:
4.2 Flip - Flop JK Master Slave: a Cấu trúc:
Loại FF S-R trước đây vẫn còn có sự ràng buộc giữa r và s, nguyên nhân chính là khi
Khi R = S = 1, các đầu ra G và H đều ở mức thấp, dẫn đến tình huống không mong muốn khi cả Qm và Qm đều ở mức cao Để khắc phục tình trạng này, tín hiệu ở đầu ra được đưa trở lại các đầu vào của G và H, vì Q và Q luôn có trạng thái ngược nhau Nguyên lý hoạt động này giúp đảm bảo sự ổn định trong hệ thống.
Hình 4.5: Cấu trúc và ký hiệu Bảng 4.4: Bảng trạng thái của FF JK
Theo sự trình bày về sự cải tiến của FF JK, hoạt động của nó tương tự như FF S-R master slave, với sự khác biệt chính nằm ở sự tương đương của các tín hiệu đầu vào.
Phương trình đặc trưng của FF JK được biểu diễn như sau: Q n+1 = S + RQn = JQn + KQnQn (2.6), với điều kiện xảy ra sườn âm của xung clock.
Công thức 2.6 cho thấy FF JK phản ánh mối quan hệ logic giữa Q n+1 và Qn Nhờ vào Qn và Qn phản hồi về cổng điều khiển G và H, J và K không còn ràng buộc lẫn nhau Do đó, chúng ta có phương trình đặc trưng cho FF JK.
FLIP –FLOP T
FF – T là mạch điện có chức năng duy trì và chuyển đổi trạng thái tùy thuộc vào tín hiệu đầu vào Trong điều kiện định thời của Ck
Khi T=0 FF giữ nguyên trạng thái
Khi T=1 FF lật trạng thái (toggle)
Như vậy mạch T FF thay đổi trạng thái tuần tự theo mỗi lần xung kích thích
Hình 4.6: Cấu trúc và ký hiệu FF - T
Khi tín hiệu đầu vào T duy trì ở mức logic cao lâu hơn thời gian trễ của mạch, mạch sẽ tiếp tục chuyển trạng thái cho đến khi tín hiệu T hết thời gian ở mức logic cao Điều này khiến việc xác định chính xác trạng thái của mạch trở nên khó khăn, dẫn đến việc mạch chỉ có thể hoạt động ở chế độ đồng bộ, vì thời gian tồn tại ở mức logic cao của T thường lớn hơn nhiều so với thời gian trễ của mạch.
Từ nguyên lý làm việc của FF – T ta đưa ra được phương trình đặc trưng của T-FF:
Q n+1 = JQn + K Q n = TQn + T Q n = TQn (2.8) 5.4 Bảng trạng thái:
T-FF là một trigơ có 2 đầu ra và 1 đầu vào T T-FF có bảng thái như sau:
1 Viết bảng chân lý của các Flip –Flop JK,D, Tcó hai đầu vào không đồng bộ, chân Pr và
CL tác động ở mức thấp
2 Vẽ tín hiệu Q trên các giản đồ thời gian cho ở hình a, b, c, d
Bảng 4.5: Bảng trạng thái của FF T
3 Cho sơ đồ logic dưới đây hãy vẽ dạng song đầu ra theo dạng song đầu vào Cp và Vi đã cho
4 Xét sơ đồ logic dưới đay hãy vẽ dạng song đầu ra tương ứng voíư dạng sóng đầu vào